參數(shù)資料
型號(hào)： EP20K60ETI144-2ES
英文描述： FPGA
中文描述： FPGA的
文件頁數(shù)： 89/114頁
文件大小： 1623K
代理商： EP20K60ETI144-2ES
76
Altera Corporation
APEX 20K Programmable Logic Device Family Data Sheet
Tables 36 and 37 describe APEX 20K external timing parameters.
Note to tables:
(1)
These timing parameters are sample-tested only.
tESBDD
ESB data-in to data-out delay for RAM mode
tPD
ESB macrocell input to non-registered output
tPTERMSU
ESB macrocell register setup time before clock
tPTERMCO
ESB macrocell register clock-to-output delay
tF1-4
Fanout delay using local interconnect
tF5-20
Fanout delay using MegaLab Interconnect
tF20+
Fanout delay using FastTrack Interconnect
tCH
Minimum clock high time from clock pin
tCL
Minimum clock low time from clock pin
tCLRP
LE clear pulse width
tPREP
LE preset pulse width
tESBCH
Clock high time
tESBCL
Clock low time
tESBWP
Write pulse width
tESBRP
Read pulse width
Table 35. APEX 20K fMAX Timing Parameters
(Part 2 of 2)
Symbol
Parameter
Table 36. APEX 20K External Timing Parameters
Symbol
Clock Parameter
Conditions
tINSU
Setup time with global clock at IOE register
tINH
Hold time with global clock at IOE register
tOUTCO
Clock-to-output delay with global clock at IOE register
Table 37. APEX 20K External Bidirectional Timing Parameters
Symbol
Parameter
Condition
tINSUBIDIR
Setup time for bidirectional pins with global clock at same-row or same-
column LE register
tINHBIDIR
Hold time for bidirectional pins with global clock at same-row or same-
column LE register
tOUTCOBIDIR
Clock-to-output delay for bidirectional pins with global clock at IOE
register
C1 = 35 pF
tXZBIDIR
Synchronous IOE output buffer disable delay
C1 = 35 pF
tZXBIDIR
Synchronous IOE output buffer enable delay, slow slew rate = off
C1 = 35 pF
相關(guān)PDF資料
PDF描述
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EP20K100ERI208-3ES FPGA
EP20K100ERI240-1ES FPGA
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