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參數(shù)資料
| 型號： | EP1S30F780I6N |
| 廠商： | Altera |
| 文件頁數(shù)： | 716/864頁 |
| 文件大小： | 0K |
| 描述： | IC STRATIX FPGA 30K LE 780-FBGA |
| 產(chǎn)品培訓模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 產(chǎn)品變化通告： | Package Height Change 03/March/2008 |
| 標準包裝： | 18 |
| 系列： | Stratix® |
| LAB/CLB數(shù)： | 3247 |
| 邏輯元件/單元數(shù)： | 32470 |
| RAM 位總計： | 3317184 |
| 輸入/輸出數(shù)： | 597 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 780-BBGA |
| 供應(yīng)商設(shè)備封裝： | 780-FBGA（29x29） |
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Altera Corporation
11–25
July 2005
Stratix Device Handbook, Volume 2
Configuring Stratix & Stratix GX Devices
Figure 11–11. FPP Configuration with a Configuration Device Timing Waveform Note (1)
Notes to Figure 11–11:
(1)
For timing information, see the Enhanced Configuration Devices (EPC4, EPC8 & EPC16) Data Sheet.
(2)
The configuration device drives DATA high after configuration.
(3)
Stratix and Stratix GX devices enter user mode 136 clock cycles after CONF_DONE goes high.
FPP Configuration Using a Microprocessor
When using a microprocessor for parallel configuration, the
microprocessor transfers data from a storage device to the Stratix or
Stratix GX device through configuration hardware. To initiate
configuration, the microprocessor needs to generate a low-to-high
transition on the nCONFIG pin and the Stratix or Stratix GX device must
release nSTATUS. The microprocessor then places the configuration data
to the DATA[7..0] pins of the Stratix or Stratix GX device. Data is
clocked continuously into the Stratix or Stratix GX device until
CONF_DONE
goes high.
The configuration clock (DCLK) speed must be below the specified
frequency to ensure correct configuration. No maximum DCLK period
exists. You can pause configuration by halting DCLK for an indefinite
amount of time.
After all configuration data is sent to the Stratix or Stratix GX device, the
CONF_DONE
pin goes high to show successful configuration and the start
of initialization. The CONF_DONE pin must have an external 10-k
Ωpull-
up resistor in order for the device to initialize. Initialization, by default,
uses an internal oscillator, which runs at 10 MHz. After initialization, this
internal oscillator is turned off. If you are using the clkusr option, after all
data is transferred clkusr must be clocked an additional 136 times for
the Stratix or Stratix GX device to initialize properly. Driving DCLK to the
device after configuration is complete does not affect device operation. By
Byte0
Byte1
Byte2 Byte3
Byten
Tri-State
User Mode
(3)
(2)
tOEZX
tPOR
tCH
tCL
tDSU
tCO
tDH
Tri-State
OE/nSTATUS
nCS/CONF_DONE
DCLK
DATA[7..0]
User I/O
INIT_DONE
nINIT_CONF or VCC/nCONFIG
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| 24LC02BT-I/MS | IC EEPROM 2KBIT 400KHZ 8MSOP |
| EP1S30F780C5N | IC STRATIX FPGA 30K LE 780-FBGA |
| 24AA02T-I/MS | IC EEPROM 2KBIT 400KHZ 8MSOP |
| EP2SGX60EF1152I4N | IC STRATIX II GX 60K 1152-FBGA |
| ASM36DTBS | CONN EDGECARD 72POS R/A .156 SLD |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| EP1S-3G1T | 制造商:NEC 制造商全稱:NEC 功能描述:LOW SOUND PRESSURE |
| EP1S-3G1TT | 制造商:NEC 制造商全稱:NEC 功能描述:LOW SOUND PRESSURE |
| EP1S-3G2 | 制造商:NEC 制造商全稱:NEC 功能描述:LOW SOUND PRESSURE |
| EP1S-3G2T | 制造商:NEC 制造商全稱:NEC 功能描述:LOW SOUND PRESSURE |
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