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參數(shù)資料
| 型號(hào)： | EP1S30F780I6N |
| 廠商： | Altera |
| 文件頁數(shù)： | 326/864頁 |
| 文件大小： | 0K |
| 描述： | IC STRATIX FPGA 30K LE 780-FBGA |
| 產(chǎn)品培訓(xùn)模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 產(chǎn)品變化通告： | Package Height Change 03/March/2008 |
| 標(biāo)準(zhǔn)包裝： | 18 |
| 系列： | Stratix® |
| LAB/CLB數(shù)： | 3247 |
| 邏輯元件/單元數(shù)： | 32470 |
| RAM 位總計(jì)： | 3317184 |
| 輸入/輸出數(shù)： | 597 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 780-BBGA |
| 供應(yīng)商設(shè)備封裝： | 780-FBGA（29x29） |
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2–24
Altera Corporation
Stratix Device Handbook, Volume 2
July 2005
Designing With TriMatrix Memory
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For information on the difference between APEX-style memory and
TriMatrix memory, see the Transitioning APEX Designs to Stratix Devices
chapter.
Selecting TriMatrix Memory Blocks
The Quartus II software automatically partitions user-defined memory
into embedded memory blocks using the most efficient size
combinations. The memory can also be manually assigned to a specific
block size or a mixture of block sizes. Table 2–1 on page 2–2 is a guide for
selecting a TriMatrix memory block size based on supported features.
1
Violating the setup or hold time on the address registers could
corrupt the memory contents. This applies to both read and
write operations.
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For more information on selecting which memory block to use, see
AN 207: TriMatrix Memory Selection Using the Quartus II Software.
1
Violating the setup or hold time on the address registers could
corrupt the memory contents. This applies to both read and
write operations.
Pipeline & Flow-Through Modes
TriMatrix memory architecture implements synchronous (pipelined)
RAM by registering both the input and output signals to the RAM block.
All TriMatrix memory inputs are registered providing synchronous write
cycles. In synchronous operation, RAM generates its own self-timed
strobe write enable (wren) signal derived from the global or regional
clock. In contrast, a circuit using asynchronous RAM must generate the
RAM wren signal while ensuring its data and address signals meet setup
and hold time specifications relative to the wren signal. The output
registers can be bypassed.
In an asynchronous memory neither the input nor the output is
registered. While Stratix and Stratix GX devices do not support
asynchronous memory, they do support a flow-through read where the
output data is available during the clock cycle when the read address is
driven into it. Flow-through reading is possible in the simple and true
dual-port modes of the M512 and M4K blocks by clocking the read enable
and read address registers on the negative clock edge and bypassing the
output registers.
f
For more information, see AN 210: Converting Memory from Asynchronous
to Synchronous for Stratix & Stratix GX Devices.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| 24LC02BT-I/MS | IC EEPROM 2KBIT 400KHZ 8MSOP |
| EP1S30F780C5N | IC STRATIX FPGA 30K LE 780-FBGA |
| 24AA02T-I/MS | IC EEPROM 2KBIT 400KHZ 8MSOP |
| EP2SGX60EF1152I4N | IC STRATIX II GX 60K 1152-FBGA |
| ASM36DTBS | CONN EDGECARD 72POS R/A .156 SLD |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| EP1S-3G1 | 制造商:NEC 制造商全稱:NEC 功能描述:LOW SOUND PRESSURE |
| EP1S-3G1T | 制造商:NEC 制造商全稱:NEC 功能描述:LOW SOUND PRESSURE |
| EP1S-3G1TT | 制造商:NEC 制造商全稱:NEC 功能描述:LOW SOUND PRESSURE |
| EP1S-3G2 | 制造商:NEC 制造商全稱:NEC 功能描述:LOW SOUND PRESSURE |
| EP1S-3G2T | 制造商:NEC 制造商全稱:NEC 功能描述:LOW SOUND PRESSURE |
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