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參數(shù)資料
| 型號： | EP1S30F780I6N |
| 廠商： | Altera |
| 文件頁數(shù)： | 489/864頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC STRATIX FPGA 30K LE 780-FBGA |
| 產(chǎn)品培訓(xùn)模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 產(chǎn)品變化通告： | Package Height Change 03/March/2008 |
| 標準包裝： | 18 |
| 系列： | Stratix® |
| LAB/CLB數(shù)： | 3247 |
| 邏輯元件/單元數(shù)： | 32470 |
| RAM 位總計： | 3317184 |
| 輸入/輸出數(shù)： | 597 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 780-BBGA |
| 供應(yīng)商設(shè)備封裝： | 780-FBGA（29x29） |
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Altera Corporation
5–67
July 2005
Stratix Device Handbook, Volume 2
High-Speed Differential I/O Interfaces in Stratix Devices
deserialization factor. The total width of the tx_in port of the transmitter
is equal to the number of channels multiplied by the deserialization
factor.
Outclock Divide Factor
The What is the Output data rate? parameter specifies the ratio of the
tx_outclock
frequency compared to the data rate. The default value for
this parameter is the value of the deserialization factor parameter. The
tx_outclock
frequency is equal to [W/B] x input clock frequency.
There is also an optional tx_coreclock port which has the same
frequency as the [W/J]
× input frequency.
The outclock divide factor is useful for applications that do not require
the data rate to be the same as the clock frequency. For example,
HyperTransport technology uses a half-clock data rate scheme where the
clock frequency is half the data rate. Table 5–17 shows the supported
outclock divide factor for a given deserialization factor.
Output Data Rate
The What is the Output data rate parameter specifies the data rate out of
the fast PLL and determines the input clock boost/multiplication factor
needed for the transmitter. This parameter must be larger than the input
clock frequency and has a maximum rate of 840 Mbps for Stratix devices.
The input clock boost factor (W) is the output data rate divided by the
input clock frequency. The Stratix SERDES circuitry supports input clock
boost factors of 4, 7, 8, or 10. The maximum output data rate is 840 Mbps,
while the clock has a maximum output of 500 MHz.
Data Alignment with Clock
Use the What is the alignment of data with respect to tx_inclock?
parameter and the What is the alignment of tx_outclock? to align the
input and output data, respectively, with the clock. For most applications,
the data is edge-aligned with the clock. However, there are applications
where the data must be center-aligned with respect to the clock. With
Table 5–17. Deserialization Factor (J) vs. Outclock Divide Factor (B)
Deserialization Factor (J)
Outclock Divide Factor (B)
4
1, 2, 4
71, 7(1)
8
1, 2, 4, 8
10
1, 2, 10
Note to Table 5–17:
(1)
The clock does not have a 50% duty cycle when b=7 in x7 mode.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| 24LC02BT-I/MS | IC EEPROM 2KBIT 400KHZ 8MSOP |
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| 24AA02T-I/MS | IC EEPROM 2KBIT 400KHZ 8MSOP |
| EP2SGX60EF1152I4N | IC STRATIX II GX 60K 1152-FBGA |
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參數(shù)描述 |
|---|---|
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| EP1S-3G1T | 制造商:NEC 制造商全稱:NEC 功能描述:LOW SOUND PRESSURE |
| EP1S-3G1TT | 制造商:NEC 制造商全稱:NEC 功能描述:LOW SOUND PRESSURE |
| EP1S-3G2 | 制造商:NEC 制造商全稱:NEC 功能描述:LOW SOUND PRESSURE |
| EP1S-3G2T | 制造商:NEC 制造商全稱:NEC 功能描述:LOW SOUND PRESSURE |
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