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參數資料
| 型號： | EDD2504AKTA |
| 廠商： | Elpida Memory, Inc. |
| 英文描述： | 256M bits DDR SDRAM (64M words x 4 bits) |
| 中文描述： | 256M比特DDR SDRAM內存（6400字× 4位） |
| 文件頁數： | 6/49頁 |
| 文件大?。?/td> | 441K |
| 代理商： | EDD2504AKTA |
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EDD2504AKTA
Data Sheet E0457E10 (Ver. 1.0)
6
Pin Capacitance (TA = +25°C, VDD, VDDQ = 2.5V ± 0.2V)
Parameter
Symbol
Pins
min.
typ.
max.
Unit
Notes
Input capacitance
CI1
CK, /CK
2.0
—
3.0
pF
1
CI2
All other input pins
2.0
—
3.0
pF
1
Delta input capacitance
Cdi1
CK, /CK
—
—
0.25
pF
1
Cdi2
All other input-only pins
—
—
0.5
pF
1
Data input/output capacitance
CI/O
DQ, DM, DQS
4.0
—
5
pF
1, 2,
Delta input/output capacitance
Notes: 1. These parameters are measured on conditions: f = 100MHz, VOUT = VDDQ/2,
VOUT = 0.2V,
TA = +25
°
C.
2. DOUT circuits are disabled.
Cdio
DQ, DM, DQS
—
—
0.5
pF
1
AC Characteristics (TA = 0 to +70
°
C, VDD, VDDQ = 2.5V ± 0.2V, VSS, VSSQ = 0V)
-6B
-7A
-7B
Parameter
Symbol
min.
max.
min.
max.
min.
max.
Unit
Notes
Clock cycle time
(CL = 2)
tCK
7.5
12
7.5
12
10
12
ns
10
(CL = 2.5)
tCK
6
12
7.5
12
7.5
12
ns
CK high-level width
tCH
0.45
0.55
0.45
0.55
0.45
0.55
tCK
CK low-level width
tCL
0.45
0.55
0.45
0.55
0.45
0.55
tCK
CK half period
tHP
min
(tCH, tCL)
—
min
(tCH, tCL)
—
min
(tCH, tCL)
—
tCK
DQ output access time from
CK, /CK
DQS output access time from CK,
/CK
tAC
–0.7
0.7
–0.75
0.75
–0.75
0.75
ns
2, 11
tDQSCK –0.6
0.6
–0.75
0.75
–0.75
0.75
ns
2, 11
DQS to DQ skew
tDQSQ
—
0.45
—
0.5
—
0.5
ns
3
DQ/DQS output hold time from
DQS
tQH
tHP – tQHS —
tHP – tQHS —
tHP – tQHS —
ns
Data hold skew factor
tQHS
—
0.55
—
0.75
—
0.75
ns
Data-out high-impedance time from
CK, /CK
Data-out low-impedance time from
CK, /CK
tHZ
–0.7
0.7
–0.75
0.75
–0.75
0.75
ns
5, 11
tLZ
–0.7
0.7
–0.75
0.75
–0.75
0.75
ns
6, 11
Read preamble
tRPRE
0.9
1.1
0.9
1.1
0.9
1.1
tCK
Read postamble
tRPST
0.4
0.6
0.4
0.6
0.4
0.6
tCK
DQ and DM input setup time
tDS
0.45
—
0.5
—
0.5
—
ns
8
DQ and DM input hold time
tDH
0.45
—
0.5
—
0.5
—
ns
8
DQ and DM input pulse width
tDIPW
1.75
—
1.75
—
1.75
—
ns
7
Write preamble setup time
tWPRES 0
—
0
—
0
—
ns
Write preamble
tWPRE
0.25
—
0.25
—
0.25
—
tCK
Write postamble
tWPST
0.4
0.6
0.4
0.6
0.4
0.6
tCK
9
Write command to first DQS
latching transition
tDQSS
0.75
1.25
0.75
1.25
0.75
1.25
tCK
DQS falling edge to CK setup time tDSS
0.2
—
0.2
—
0.2
—
tCK
DQS falling edge hold time from
CK
tDSH
0.2
—
0.2
—
0.2
—
tCK
DQS input high pulse width
tDQSH
0.35
—
0.35
—
0.35
—
tCK
DQS input low pulse width
tDQSL
0.35
—
0.35
—
0.35
—
tCK
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