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參數(shù)資料
| 型號： | DSP56303AG100B1 |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 22/108頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC DSP 24BIT 100MHZ 144-LQFP |
| 標準包裝： | 300 |
| 系列： | DSP563xx |
| 類型： | 定點 |
| 接口： | 主機接口，SSI，SCI |
| 時鐘速率： | 100MHz |
| 非易失內(nèi)存： | ROM（576 B） |
| 芯片上RAM： | 24kB |
| 電壓 - 輸入/輸出： | 3.30V |
| 電壓 - 核心： | 3.30V |
| 工作溫度： | -40°C ~ 100°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 144-LQFP |
| 供應商設備封裝： | 144-LQFP（20x20） |
| 包裝： | 托盤 |
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DSP56303 Technical Data, Rev. 11
1-16
Freescale Semiconductor
Signals/Connections
1.12 JTAG and OnCE Interface
The DSP56300 family and in particular the DSP56303 support circuit-board test strategies based on the IEEE
Std. 1149.1 test access port and boundary scan architecture, the industry standard developed under the
sponsorship of the Test Technology Committee of IEEE and the JTAG. The OnCE module provides a means to
interface nonintrusively with the DSP56300 core and its peripherals so that you can examine registers, memory, or
on-chip peripherals. Functions of the OnCE module are provided through the JTAG TAP signals. For programming
models, see the chapter on debugging support in the DSP56300 Family Manual.
Table 1-16.
JTAG/OnCE Interface
Signal
Name
Type
State During
Reset
Signal Description
TCK
Input
Test Clock—A test clock input signal to synchronize the JTAG test logic.
TDI
Input
Test Data Input—A test data serial input signal for test instructions and data.
TDI is sampled on the rising edge of TCK and has an internal pull-up resistor.
TDO
Output
Tri-stated
Test Data Output—A test data serial output signal for test instructions and
data. TDO is actively driven in the shift-IR and shift-DR controller states. TDO
changes on the falling edge of TCK.
TMS
Input
Test Mode Select—Sequences the test controller’s state machine. TMS is
sampled on the rising edge of TCK and has an internal pull-up resistor.
TRST
Input
Test Reset—Initializes the test controller asynchronously. TRST has an
internal pull-up resistor. TRST must be asserted after powerup.
DE
Input/ Output
(open-drain)
Input
Debug Event—As an input, initiates Debug mode from an external command
controller, and, as an open-drain output, acknowledges that the chip has
entered Debug mode. As an input, DE causes the DSP56300 core to finish
executing the current instruction, save the instruction pipeline information,
enter Debug mode, and wait for commands to be entered from the debug
serial input line. This signal is asserted as an output for three clock cycles
when the chip enters Debug mode as a result of a debug request or as a result
of meeting a breakpoint condition. The DE has an internal pull-up resistor.
This signal is not a standard part of the JTAG TAP controller. The signal
connects directly to the OnCE module to initiate debug mode directly or to
provide a direct external indication that the chip has entered Debug mode. All
other interface with the OnCE module must occur through the JTAG port.
Note: All inputs are 5 V tolerant.
相關PDF資料 |
PDF描述 |
|---|---|
| KMSC7119VF1200 | DSP 16BIT W/DDR CTRLR 400-MAPBGA |
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| VI-21N-EU | CONVERTER MOD DC/DC 18.5V 200W |
| KMSC7119VM1200 | DSP 16BIT W/DDR CTRLR 400-MAPBGA |
| KMSC7118VF1200 | DSP 16BIT W/DDR CTRLR 400-MAPBGA |
相關代理商/技術參數(shù) |
參數(shù)描述 |
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| DSP56303EVM | 功能描述:數(shù)字信號處理器和控制器 - DSP, DSC DSP56303 Eval Kit RoHS:否 制造商:Microchip Technology 核心:dsPIC 數(shù)據(jù)總線寬度:16 bit 程序存儲器大小:16 KB 數(shù)據(jù) RAM 大小:2 KB 最大時鐘頻率:40 MHz 可編程輸入/輸出端數(shù)量:35 定時器數(shù)量:3 設備每秒兆指令數(shù):50 MIPs 工作電源電壓:3.3 V 最大工作溫度:+ 85 C 封裝 / 箱體:TQFP-44 安裝風格:SMD/SMT |
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| DSP56303PV100 | 制造商:Freescale Semiconductor 功能描述:Digital Signal Processor, 24 Bit, 144 Pin, Plastic, QFP |
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