參數(shù)資料
型號： DS3134
英文描述： Chateau Channelized T1 And E1 And HDLC Controller
中文描述： 不推薦用于新設(shè)計(jì)
文件頁數(shù)： 97/203頁
文件大小： 777K
代理商： DS3134
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DS3134
97 of 203
DMA Registers that must be configured by the Host on Power-Up
Table 8.0A
Address
0700
0704
0708
070C
0710
0714
0718
071C
0730
0734
0738
073C
0740
0744
0750
0754
0770
0774
0780
0790
0794
0800
0804
0808
080C
0810
0830
0834
0838
083C
0840
0844
0850
0854
0870
0874
0880
Acronym
RFQBA0
RFQBA1
RFQEA
RFQSBSA
RFQLBWP
RFQSBWP
RFQLBRP
RFQSBRP
RDQBA0
RDQBA1
RDQEA
RDQRP
RDQWP
RDQFFT
RDBA0
RDBA1
RDMACIS
RDMAC
RDMAQ
RLBS
RSBS
TPQBA0
TPQBA1
TPQEA
TPQWP
TPQRP
TDQBA0
TDQBA1
TDQEA
TDQRP
TDQWP
TDQFFT
TDBA0
TDBA1
TDMACIS
TDMAC
TDMAQ
Register
Receive Free Queue Base Address 0 (lower word).
Receive Free Queue Base Address 1 (upper word).
Receive Free Queue End Address.
Receive Free Queue Small Buffer Start Address.
Receive Free Queue Large Buffer Host Write Pointer.
Receive Free Queue Small Buffer Host Write Pointer.
Receive Free Queue Large Buffer DMA Read Pointer.
Receive Free Queue Small Buffer DMA Read Pointer.
Receive Done Queue Base Address 0 (lower word).
Receive Done Queue Base Address 1 (upper word).
Receive Done Queue End Address.
Receive Done Queue Host Read Pointer.
Receive Done Queue DMA Write Pointer.
Receive Done Queue FIFO Flush Timer.
Receive Descriptor Base Address 0 (lower word).
Receive Descriptor Base Address 1 (upper word).
Receive DMA Configuration Indirect Select.
Receive DMA Configuration (all 256 channels).
Receive DMA Queues Control.
Receive Large Buffer Size.
Receive Small Buffer Size.
Transmit Pending Queue Base Address 0 (lower word).
Transmit Pending Queue Base Address 1 (upper word).
Transmit Pending Queue End Address.
Transmit Pending Queue Host Write Pointer.
Transmit Pending Queue DMA Read Pointer.
Transmit Done Queue Base Address 0 (lower word).
Transmit Done Queue Base Address 1 (upper word).
Transmit Done Queue End Address.
Transmit Done Queue Host Read Pointer.
Transmit Done Queue DMA Write Pointer.
Transmit Done Queue FIFO Flush Timer.
Transmit Descriptor Base Address 0 (lower word).
Transmit Descriptor Base Address 1 (upper word).
Transmit DMA Configuration Indirect Select.
Transmit DMA Configuration (all 256 channels).
Transmit Queues FIFO Control.
Section
8.1.3
8.1.3
8.1.3
8.1.3
8.1.3
8.1.3
8.1.3
8.1.3
8.1.4
8.1.4
8.1.4
8.1.4
8.1.4
8.1.4
8.1.2
8.1.2
8.1.5
8.1.5
8.1.3/.4
8.1.1
8.1.1
8.2.3
8.2.3
8.2.3
8.2.3
8.2.3
8.2.4
8.2.4
8.2.4
8.2.4
8.2.4
8.2.4
8.2.2
8.2.2
8.2.5
8.2.5
8.2.3/.4
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PDF描述
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