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參數(shù)資料
| 型號： | DS31256+ |
| 廠商： | Maxim Integrated Products |
| 文件頁數(shù)： | 90/183頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CTRLR HDLC 256-CHANNEL 256BGA |
| 產(chǎn)品培訓(xùn)模塊： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 標準包裝： | 40 |
| 控制器類型： | HDLC 控制器 |
| 接口： | 串行 |
| 電源電壓： | 3 V ~ 3.6 V |
| 電流 - 電源： | 500mA |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 256-BBGA |
| 供應(yīng)商設(shè)備封裝： | 256-BGA（27x27） |
| 包裝： | 管件 |
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DS31256 256-Channel, High-Throughput HDLC Controller
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3.2 Serial Port Interface Signal Description
Signal Name:
RC0 to RC15
Signal Description:
Receive Serial Clock
Signal Type:
Input
Data can be clocked into the device either on rising edges (normal clock mode) or falling edges (inverted clock
mode) of RC. This is programmable on a per port basis. RC0–RC2 can operate at speeds up to 52MHz.
RC3–RC15 can operate at speeds up to 10MHz. Unused signals should be wired low.
Signal Name:
RD0 to RD15
Signal Description:
Receive Serial Data
Signal Type:
Input
Can be sampled either on the rising edge of RC (normal clock mode) or the falling edge of RC (inverted clock
mode). Unused signals should be wired low.
Signal Name:
RS0 to RS15
Signal Description:
Receive Serial Data Synchronization Pulse
Signal Type:
Input
This is a one-RC clock-wide synchronization pulse that can be applied to the DS31256 to force byte/frame
alignment. The applied sync-signal pulse can be either active high (normal sync mode) or active low (inverted
sync mode). The RS signal can be sampled either on the falling edge or on rising edge of RC (Table 3-B). The
applied sync pulse can be during the first RC clock period of a 193/256/512/1024-bit frame or it can be applied
1/2, 1, or 2 RC clocks early. This input sync signal resets a counter that rolls over at a count of either 193 (T1
mode) or 256 (E1 mode) or 512 (4.096MHz mode) or 1024 (8.192MHz mode) RC clocks. It is acceptable to pulse
the RS signal once to establish byte boundaries and allow the DS31256 to track the byte/frame boundaries by
counting RC clocks. If the incoming data does not require alignment to byte/frame boundaries, this signal should
be wired low.
Table 3-B. RS Sampled Edge
SIGNAL
NORMAL RC CLOCK MODE
INVERTED RC CLOCK MODE
0 RC Clock Early Mode
Falling Edge
Rising Edge
1/2 RC Clock Early Mode
Rising Edge
Falling Edge
1 RC Clock Early Mode
Falling Edge
Rising Edge
2 RC Clock Early Mode
Falling Edge
Rising Edge
Signal Name:
TC0 to TC15
Signal Description:
Transmit Serial Clock
Signal Type:
Input
Data can be clocked out of the device either on rising edges (normal clock mode) or falling edges (inverted clock
mode) of TC. This is programmable on a per port basis. TC0 and TC1 can operate at speeds up to 52MHz. TC2–
TC15 can operate at speeds up to 10MHz. Unused signals should be wired low.
Signal Name:
TD0 to TD15
Signal Description:
Transmit Serial Data
Signal Type:
Output
This can be updated either on the rising edge of TC (normal clock mode) or the falling edge of TC (inverted clock
mode). Data can be forced high.
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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| DS31256B | 功能描述:輸入/輸出控制器接口集成電路 256Ch High Thruput HDLC Cntlr RoHS:否 制造商:Silicon Labs 產(chǎn)品: 輸入/輸出端數(shù)量: 工作電源電壓: 最大工作溫度:+ 85 C 最小工作溫度:- 40 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:QFN-64 封裝:Tray |
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| DS312BNC | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Industrial Control IC |
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