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參數(shù)資料
| 型號： | DS26522GN |
| 廠商： | MAXIM INTEGRATED PRODUCTS INC |
| 元件分類： | 數(shù)字傳輸電路 |
| 英文描述： | Dual T1/E1/J1 Transceiver |
| 中文描述： | DATACOM, TIME SLOT 0/16 TRANSCEIVER, PBGA144 |
| 封裝： | CSBGA-144 |
| 文件頁數(shù)： | 21/258頁 |
| 文件大?。?/td> | 1263K |
| 代理商： | DS26522GN |
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DS26522 Dual T1/E1/J1 Transceiver
21 of 258
NAME
PIN
TYPE
FUNCTION
RECEIVE FRAMER
RSER1
K5
RSER2
H12
O
Received Serial Data.
Received NRZ serial data. Updated on rising edges of
RCLK when the receive-side elastic store is disabled. Updated on the rising edges
of RSYSCLK when the receive-side elastic store is enabled.
When IBO mode is used, the RSER pins can output data for multiple framers. The
RSER data is synchronous to RSYSCLK. This is described in Section
8.8.2
.
RCLK1
L8
RCLK2
L9
O
Receive Clock.
A 1.544MHz (T1) or 2.048MHz (E1) clock that is used to clock
data through the receive-side framer. This clock is recovered from the signal at
RTIP and RRING. RSER data is output on the rising edge of RCLK. RCLK is used
to output RSER when the elastic store is not enabled or IBO is not used. When the
elastic store is enabled or IBO is used, the RSER is clocked by RSYSCLK.
Receive System Clock.
1.544MHz, 2.048MHz, 4.096MHz, 8.192MHz, or
16.384MHz receive backplane clock. Only used when the receive-side elastic store
function is enabled. Should be tied low in applications that do not use the receive-
side elastic store. Multiple of 2.048MHz is expected when the IBO mode is used.
Note that RSYSCLK is used for both transceivers.
Receive Synchronization.
If the receive-side elastic store is enabled, then this
signal is used to input a frame or multiframe boundary pulse. If set to output frame
boundaries, then RSYNC can be programmed to output double-wide pulses on
signaling frames in T1 mode. In E1 mode, RSYNC out can be used to indicate
CAS and CRC-4 multiframe. The DS26522 can accept H.100-compatible
synchronization signal. The default direction of this pin at power-up is input, as
determined by the RSIO control bit in the
RIOCR
.2 register.
Receive Multiframe/Frame Synchronization.
A dual function pin to indicate
frame or multiframe synchronization. RFSYNC is an extracted 8kHz pulse, one
RCLK wide that identifies frame boundaries. RMSYNC is an extracted pulse, one
RCLK wide (elastic store disabled) or one RSYSCLK wide (elastic store enabled),
that identifies multiframe boundaries. When the receive elastic store is enabled,
the RMSYNC signal indicates the multiframe sync on the system (backplane) side
of the elastic store. In E1 mode, this pin can indicate either the CRC-4 or CAS
multiframe as determined by the RSMS2 control bit in the Receive I/O
Configuration register (
RIOCR
.1).
RSYSCLK1
J8
RSYSCLK2
J11
I
RSYNC1
K7
RSYNC2
K12
I/O
RMSYNC1/
RFSYNC1
G6
RMSYNC2/
RFSYNC2
L12
O
RSIG1
H6
RSIG2
L11
O
Receive Signaling.
Outputs signaling bits in a PCM format. Updated on rising
edges of RCLK when the receive-side elastic store is disabled. Updated on the
rising edges of RSYSCLK when the receive-side elastic store is enabled.
AL/
RSIGF/
FLOS1
F6
AL/
RSIGF/
FLOS2
J12
O
Analog Loss/Receive-Signaling Freeze/Framer LOS.
Analog LOS reflects the
LOS (loss of signal) detected by the LIU front-end and framer LOS is LOS
detection by the corresponding framer; the same pins can reflect receive-signaling
freeze indications. This selection can be made by settings in the Global
Transceiver Clock Control register (
GTCCR
).
If framer LOS is selected, this pin can be programmed to toggle high when the
framer detects an LOS condition, or when the signaling data is frozen via either
automatic or manual intervention. The indication is used to alert downstream
equipment of the condition.
Receive Loss of Frame/Loss of Transmit Clock.
This pin can be programmed to
either toggle high when the synchronizer is searching for the frame and multiframe,
or to toggle high if the TCLK pin has not been toggled for approximately three clock
periods.
RLF/
LTC1
RLF/
LTC2
J5
M12
O
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PDF描述 |
|---|---|
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