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參數(shù)資料
| 型號： | CY8C42123-24SXIT |
| 廠商： | CYPRESS SEMICONDUCTOR CORP |
| 元件分類： | 外設及接口 |
| 英文描述： | MULTIFUNCTION PERIPHERAL, PDSO8 |
| 封裝： | 0.150 INCH, MS-012, SOIC-8 |
| 文件頁數(shù)： | 29/42頁 |
| 文件大?。?/td> | 954K |
| 代理商： | CY8C42123-24SXIT |
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CY8C42323/CY8C42423
PRELIMINARY
CY8C42123/CY8C42223
Document 38-12034 Rev. *C
Page 35 of 42
The following table lists guaranteed maximum and minimum specifications for the voltage and temperature ranges: 4.75V to 36V
and -40°C
≤ TA ≤ 85°C (referred to as 5V operation), 3.0V to 3.6V and -40°C ≤ TA ≤ 85°C (referred to as 3.3V operation), or 2.5V
to 3.0V and -40°C
≤ TA ≤ 85°C (referred to as 2.7V operation), respectively. Typical parameters apply to 5V, 3.3V, and 2.7V at
25°C and are for design guidance only.
8.39
3.0V to 36V AC Characteristics of I2C SDA and SCL Pins
Parameter
Description
Conditions
Standard Mode
Fast Mode
Units
Min.
Max.
Min.
Max.
FSCLI2C
SCL Clock Frequency
0
100
0
400
kHz
THDSTAI2C
Hold Time (repeated) START
Condition. After this period, the
first clock pulse is generated.
4.0
–
0.6
–
s
TLOWI2C
LOW Period of the SCL Clock
4.7
–
1.3
–
s
THIGHI2C
HIGH Period of the SCL Clock
4.0
–
0.6
–
s
TSUSTAI2C
Set-up Time for a Repeated
START Condition
4.7
–
0.6
–
s
THDDATI2C
Data Hold Time
0
–
0
–
s
TSUDATI2C
Data Set-up Time
250
–
100a
a. A Fast-Mode I2C-bus device can be used in a Standard-Mode I2C-bus system, but the requirement tSU;DAT ≥ 250
ns must then be met. This will automatically be the case if the device does not stretch the LOW period of the SCL
signal. If such device does stretch the LOW period of the SCL signal, it must output the next data bit to the SDA
line trmax + tSU;DAT = 1000 + 250 = 1250 ns (according to the Standard-Mode I2C-bus specification) before the
SCL line is released.
–ns
TSUSTOI2C
Set-up Time for STOP Condition
4.0
–
0.6
–
s
TBUFI2C
Bus Free Time Between a STOP
and START Condition
4.7
–
1.3
–
s
TSPI2C
Pulse Width of spikes are
suppressed by the input filter.
––
0
50
ns
相關PDF資料 |
PDF描述 |
|---|---|
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相關代理商/技術參數(shù) |
參數(shù)描述 |
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