參數(shù)資料
型號： CY8C42123-24SXIT
廠商： CYPRESS SEMICONDUCTOR CORP
元件分類： 外設(shè)及接口
英文描述： MULTIFUNCTION PERIPHERAL, PDSO8
封裝： 0.150 INCH, MS-012, SOIC-8
文件頁數(shù)： 28/42頁
文件大小： 954K
代理商： CY8C42123-24SXIT
CY8C42323/CY8C42423
PRELIMINARY
CY8C42123/CY8C42223
Document 38-12034 Rev. *C
Page 34 of 42
The following table lists guaranteed maximum and minimum specifications for the voltage and temperature ranges: 4.75V to 36V
and -40°C
≤ TA ≤ 85°C (referred to as 5V operation), 3.0V to 3.6V and -40°C ≤ TA ≤ 85°C (referred to as 3.3V operation), or 2.5V
to 3.0V and -40°C
≤ TA ≤ 85°C (referred to as 2.7V operation), respectively. Typical parameters apply to 5V, 3.3V, and 2.7V at
25°C and are for design guidance only.
8.37
2.5V to 3.0V AC External Clock Specifications
Parameter
Description
Conditions
Min.
Typ.
Max.
Units
FOSCEXT
Frequency with CPU Clock
divide by 1a
0.090
–
3.12
MHz
FOSCEXT
Frequency with CPU Clock
divide by 4 or greaterb
0.180
–
12.5
MHz
–
High Period with CPU Clock
divide by 1
41.7
–
5300
ns
–
Low Period with CPU Clock
divide by 1
41.7
–
ns
–
Power Up IMO to Switch
150
–
s
a. Maximum CPU frequency is 3 MHz at 2.7V. With the CPU clock divider set to 1, the external clock must adhere to
the maximum frequency and duty cycle requirements.
b. If the frequency of the external clock is greater than 12 MHz, the CPU clock divider must be set to 4 or greater. In
this case, the CPU clock divider will ensure that the fifty percent duty cycle requirement is met.
8.38
AC Programming Specifications
Parameter
Description
Conditions
Min.
Typ.
Max.
Units
TRSCLK
Rise Time of SCLK
1
–
20
ns
TFSCLK
Fall Time of SCLK
1
–
20
ns
TSSCLK
Data Set up Time to Falling Edge
of SCLK
40
–
ns
THSCLK
Data Hold Time from Falling
Edge of SCLK
40
–
ns
FSCLK
Frequency of SCLK
0
–
8
MHz
TERASEB
Flash Erase Time (Block)
–
20
–
ms
TWRITE
Flash Block Write Time
–
20
–
ms
TDSCLK
Data Out Delay from Falling
Edge of SCLK
HVdd > 3.6.
–
45
ns
TDSCLK3
Data Out Delay from Falling
Edge of SCLK
3.0
≤ HVdd ≤ 3.6.
–
50
ns
TDSCLK2
Data Out Delay from Falling
Edge of SCLK
2.5
≤ HVdd ≤ 3.0.
–
70
ns
相關(guān)PDF資料
PDF描述
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參數(shù)描述
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