參數(shù)資料
型號： CY8C24123
英文描述： Embedded Processors and Controllers
中文描述： 嵌入式處理器和控制器
文件頁數(shù)： 267/322頁
文件大小： 3134K
代理商： CY8C24123
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December 22, 2003
Document No. 38-12011 Rev. *E
267
CY8C24xxx Preliminary Data Sheet
Digital Clocks
24.2.4
OSC_CR1 Register
Bits 7 to 4: VC1 Divider[3:0].
The VC1 clock net is one of
the variable clock nets available in the PSoC M8C. The
source for the VC1 clock net is a simple 4-bit divider. The
source for the divider is 24 MHz system clock; however, if
the device is configured to use an external clock, the input to
the divider will be the external clock. Therefore, the VC1
clock net is not always the result of dividing down a 24 MHz
clock. The 4-bit divider that controls the VC1 clock net may
be configured to divide, using any integer value between 1
and 16.
Table 24-4
lists all values for the VC1 clock net.
Bits 3 to 0: VC2 Divider[3:0].
The VC2 clock net is one of
the variable clock nets available in the PSoC M8C. The
source for the VC2 clock net is a simple 4-bit divider. The
source for the divider is the VC1 clock net. The 4-bit divider
that controls the VC2 clock net may be configured to divide,
using any integer value between 1 and 16.
Table 24-5
lists
all values for the VC2 clock net.
For additional information, reference the
OSC_CR1 register
on page 177
.
24.2.5
OSC_CR2 Register
Bit 7: PLLGAIN.
This is the only bit in the OSC_CR2 regis-
ter that directly influences the PLL. When set, this bit keeps
the PLL in a low gain mode.
Bits 6 to 3: Reserved.
Bit 2: EXTCLKEN.
When the EXTCLKEN bit is set, the
external clock becomes the source for the internal clock
tree, SYSCLK, which drives most chip clocking functions. All
external and internal signals, including the 32 kHz clock,
whether derived from the internal low speed oscillator (ILO)
or the crystal oscillator, are synchronized to this clock
source. If an external clock is enabled, PLL mode should be
off.
Bit 1: IMODIS.
When set, the Internal Main Oscillator is dis-
abled. If the doubler is enabled (SYSCLKX2DIS=0), the
Internal Main oscillator will be forced on.
Bit 0: SYSCLKX2DIS.
When set, the Internal Main Oscilla-
tor’s doubler is disabled. This will result in a reduction of
overall device power, on the order of 1 mA. It is advised that
any application that does not require this doubled clock
should have it turned off.
For additional information, reference the
OSC_CR2 register
on page 178
.
Table 24-4. OSC_CR1[7:4] Bits: VC1 Divider Value
Divider Source Clock
Bits
0h
1h
2h
3h
4h
5h
6h
7h
8h
9h
Ah
Bh
Ch
Dh
Eh
Fh
Internal Main Oscillator
24 MHz
12 MHz
8 MHz
6 MHz
4.8 MHz
4 MHz
3.43 MHz
3 MHz
2.67 MHz
2.40 MHz
2.18 MHz
2.00 MHz
1.85 MHz
1.71 MHz
1.6 MHz
1.5 MHz
External Clock
EXTCLK / 1
EXTCLK / 2
EXTCLK / 3
EXTCLK / 4
EXTCLK / 5
EXTCLK / 6
EXTCLK / 7
EXTCLK / 8
EXTCLK / 9
EXTCLK / 10
EXTCLK / 11
EXTCLK / 12
EXTCLK / 13
EXTCLK / 14
EXTCLK / 15
EXTCLK / 16
Table 24-5. OSC_CR1[3:0] Bits: VC2 Divider Value
Divider Source Clock
Bits
0h
1h
2h
3h
4h
5h
6h
7h
8h
9h
Ah
Bh
Ch
Dh
Eh
Fh
Internal Main Oscillator
(24 / (OSC_CR1[7:4]+1)) / 1
(24 / (OSC_CR1[7:4]+1)) / 2
(24 / (OSC_CR1[7:4]+1)) / 3
(24 / (OSC_CR1[7:4]+1)) / 4
(24 / (OSC_CR1[7:4]+1)) / 5
(24 / (OSC_CR1[7:4]+1)) / 6
(24 / (OSC_CR1[7:4]+1)) / 7
(24 / (OSC_CR1[7:4]+1)) / 8
(24 / (OSC_CR1[7:4]+1)) / 9
(24 / (OSC_CR1[7:4]+1)) / 10 (EXTCLK / (OSC_CR1[7:4]+1)) / 10
(24 / (OSC_CR1[7:4]+1)) / 11
(EXTCLK / (OSC_CR1[7:4]+1)) / 11
(24 / (OSC_CR1[7:4]+1)) / 12 (EXTCLK / (OSC_CR1[7:4]+1)) / 12
(24 / (OSC_CR1[7:4]+1)) / 13 (EXTCLK / (OSC_CR1[7:4]+1)) / 13
(24 / (OSC_CR1[7:4]+1)) / 14 (EXTCLK / (OSC_CR1[7:4]+1)) / 14
(24 / (OSC_CR1[7:4]+1)) / 15 (EXTCLK / (OSC_CR1[7:4]+1)) / 15
(24 / (OSC_CR1[7:4]+1)) / 16 (EXTCLK / (OSC_CR1[7:4]+1)) / 16
External Clock
(EXTCLK / (OSC_CR1[7:4]+1)) / 1
(EXTCLK / (OSC_CR1[7:4]+1)) / 2
(EXTCLK / (OSC_CR1[7:4]+1)) / 3
(EXTCLK / (OSC_CR1[7:4]+1)) / 4
(EXTCLK / (OSC_CR1[7:4]+1)) / 5
(EXTCLK / (OSC_CR1[7:4]+1)) / 6
(EXTCLK / (OSC_CR1[7:4]+1)) / 7
(EXTCLK / (OSC_CR1[7:4]+1)) / 8
(EXTCLK / (OSC_CR1[7:4]+1)) / 9
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