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參數(shù)資料
| 型號： | CY8C24123 |
| 英文描述： | Embedded Processors and Controllers |
| 中文描述： | 嵌入式處理器和控制器 |
| 文件頁數(shù)： | 240/322頁 |
| 文件大小： | 3134K |
| 代理商： | CY8C24123 |
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Analog Interface
CY8C24xxx Preliminary Data Sheet
240
Document No. 38-12011 Rev. *E
December 22, 2003
18.2.6
CLK_CR0 Register
An analog column clock generator is provided for each col-
umn. The bits in this register select the source for each col-
umn clock generator. Regardless of the source selected, the
input clock is divided by four to generate the PHI1/PHI2 non-
overlapping clocks for the column. There are four selections
for each clock: VC1, VC2, ACLK0, and ACLK1. VC1 and
VC2 are the programmable global system clocks. ACLK0
and ACLK1 sources are each selected from up to one of
eight digital block outputs (functioning as clock generators)
as selected by CLK_CR1.
For additional information, reference the
CLK_CR0 register
on page 164
.
18.2.7
CLK_CR1 Register
Bit 7: Reserved.
Bit 6: SHDIS.
The SHDIS bit in the CLK_CR1 register is
described as follows.
During normal operation of an SC block for the amplifier of a
column enabled to drive the output bus, the connection is
only made for the last half of PHI2 (during PHI1 and for the
first half of PHI2, the output bus floats at the last voltage to
which it was driven). This forms a sample and hold opera-
tion using the output bus and its associated capacitance.
This design prevents the output bus from being perturbed by
the intermediate states of the SC operation (often a reset
state for PHI1 and settling to the valid state during PHI2).
Following are the exceptions: 1) If the ClockPhase bit in
CR0 (for the SC block in question) is set to 1, then the out-
put is enabled for the whole of PHI2. 2) If the SHDIS signal
is set in bit 6 of the Analog Clock Source Control Register,
then sample and hold operation is disabled for all columns
and all enabled outputs of SC blocks are connected to their
respective output busses for the entire period of their
respective PHI2s.
Bits 5 to 0: ACLKx.
There are two 3-bit fields in this regis-
ter that can select up to one of eight digital blocks (depend-
ing on chip resources), to function as the clock source for
ACLK0 and ACLK1. ACLK0 and ACLK1 are alternative
clock inputs to the analog column clock generators (see the
CLK_CR0 register).
For additional information, reference the
CLK_CR1 register
on page 165
.
18.2.8
AMD_CR0 Register
This register controls the selection of the MODBITs for ana-
log column 0. The MODBIT is an input into an Switched
Capacitor C type block only and is XOR’ed with the currently
programmed value of the ASIGN bit in the CR0 register for
that SC block. This allows the ACAP sign bit to be dynami-
cally modulated by hardware signals. Three bits for each
column allow a one of eight selection for the MODBIT.
Sources include any of the analog column comparator
buses, two global buses, and one broadcast bus. The
default for this function is zero or off.
For additional information, reference the
AMD_CR0 register
on page 167
.
18.2.9
AMD_CR1 Register
This register controls the selection of the MODBIT for ana-
log column 1. See the AMD_CR0 register. For additional
information, reference the
AMD_CR1 register on page 168
.
18.2.10
ALT_CR0 Register
This register controls the selection of logic functions that
may be selected for the analog comparator bits in column 0
and column 1. A one of 16 look-up table (LUT) is applied to
the outputs of each column comparator bit and optionally a
neighbor bit to implement two input logic functions.
Table 18-2
shows the available functions, where the A input
applies to the selected column, and the B input applies to
the next most significant neighbor column. Column 0 set-
tings apply to combinations of column 0 and column 1, and
column 1 settings apply to combinations of column 1 and
column 2.
For additional information, reference the
ALT_CR0 register
on page 169
.
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PDF描述 |
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| CY8C24123A | 制造商:CYPRESS 制造商全稱:Cypress Semiconductor 功能描述:PSoC Mixed-Signal Array |
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