參數(shù)資料
型號(hào)： CY28405-3
英文描述： Clocks and Buffers
中文描述： 時(shí)鐘和緩沖器
文件頁數(shù)： 41/48頁
文件大?。?/td> 538K
代理商： CY28405-3
CY28405-2
Document #: 38-07511 Rev. *C
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PD# Deassertion
The power-up latency between PD# rising to a valid logic ‘1’
level and the starting of all clocks is less than 3.0 ms.
PD#
3V66, 66MHz
USB, 48MHz
PCI, 33MHz
REF
SRCT 100MHz
SRCC 100MHz
CPUC, 133MHz
CPUT, 133MHz
Figure 3. Power-down Assertion Timing Waveforms
REF
Tdrive_PWRDN#
<300
μ
S, >200mV
PD#
CPUC, 133MHz
CPUT, 133MHz
SRCC 100MHz
3V66, 66MHz
USB, 48MHz
PCI, 33MHz
SRCT 100MHz
Tstable
<1.8ms
Figure 4. Power-down Deassertion Timing Waveforms
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