(Inputs: Logic 0 = GND, Logic 1 = VLC, C
參數(shù)資料
型號(hào)： CS4382A-DQZ
廠商： Cirrus Logic Inc
文件頁(yè)數(shù)： 9/50頁(yè)
文件大?。?/td> 0K
描述： IC DAC 8CH 114DB 192KHZ 48-LQFP
標(biāo)準(zhǔn)包裝： 250
位數(shù)： 24
數(shù)據(jù)接口： 串行
轉(zhuǎn)換器數(shù)目： 8
電壓電源： 模擬和數(shù)字
功率耗散（最大）： 680mW
工作溫度： -40°C ~ 105°C
安裝類型： 表面貼裝
封裝/外殼： 48-LQFP
供應(yīng)商設(shè)備封裝： 48-LQFP（7x7）
包裝： 托盤
輸出數(shù)目和類型： 16 電壓，單極
采樣率（每秒）： 192k
配用： 598-1524-ND - BOARD EVAL FOR CS4382A DAC
DS618F2
17
CS4382A
SWITCHING CHARACTERISTICS - CONTROL PORT - IC FORMAT
(Inputs: Logic 0 = GND, Logic 1 = VLC, CL =30pF)
Notes:
16. Data must be held for sufficient time to bridge the transition time, tfc, of SCL.
Parameter
Symbol
Min
Max
Unit
SCL Clock Frequency
fscl
-
100
kHz
RST Rising Edge to Start
tirs
500
-
ns
Bus Free Time Between Transmissions
tbuf
4.7
-
s
Start Condition Hold Time (prior to first clock pulse)
thdst
4.0
-
s
Clock Low time
tlow
4.7
-
s
Clock High Time
thigh
4.0
-
s
Setup Time for Repeated Start Condition
tsust
4.7
-
s
SDA Hold Time from SCL Falling
thdd
0-
s
SDA Setup time to SCL Rising
tsud
250
-
ns
Rise Time of SCL and SDA
trc, trc
-1
s
Fall Time SCL and SDA
tfc, tfc
-300
ns
Setup Time for Stop Condition
tsusp
4.7
-
s
Acknowledge Delay from SCL Falling
tack
300
1000
ns
t
buf
t
hdst
t
hdst
t
lo w
t r
t f
t
hdd
t
high
t sud
t sust
t susp
Stop
S ta rt
Sta rt
Stop
R e p e ated
SDA
SC L
t irs
RST
Figure 3. Control Port Timing - IC Format
相關(guān)PDF資料
PDF描述
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參數(shù)描述
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