參數(shù)資料
型號： CD4027BMS
廠商： Intersil Corporation
英文描述： CMOS Dual J-K Master-Slave Flip-Flop(CMOS雙 J-K主從觸發(fā)器)
中文描述： CMOS雙JK主從觸發(fā)器（的CMOS雙JK主從觸發(fā)器）
文件頁數(shù)： 6/8頁
文件大?。?/td> 72K
代理商： CD4027BMS
7-785
CD4027BMS
Logic Diagram
TABLE 8. BURN-IN AND IRRADIATION TEST CONNECTIONS
FUNCTION
Static Burn-In 1
Note 1
Static Burn-In 2
Note 1
Dynamic Burn-
In Note 2
Irradiation
Note 3
NOTE:
1. Each pin except VDD and GND will have a series resistor of 10K
±
5%, VDD = 18V
±
0.5V
2. Each pin except VDD and GND will have a series resistor of 4.75K
±
5%, VDD = 18V
±
0.5V
3. Each pin except VDD and GND will have a series resistor of 47K
±
5%; Group E, Subgroup 2, sample size is 4 dice/wafer, 0 failures,
VDD = 10V
±
0.5V
OPEN
1, 2, 14, 15
GROUND
3 - 13
VDD
16
9V
±
-0.5V
OSCILLATOR
50kHz
25kHz
1, 2, 14, 15
8
3 - 7, 9 - 13, 16
-
4, 7 - 9, 12
5, 6, 10, 11, 16
12, 14, 15
3, 13
1, 2, 14, 15
8
3 - 7, 9 - 13, 16
LOGIC DIAGRAM AND TRUTH TABLE FOR CD4027BMS (ONE OF TWO IDENTICAL J-K FLIP-FLOPS)
TRUTH TABLE
PRESENT STATE
CL
*
NEXT STATE
INPUTS
OUTPUT
OUTPUTS
J
K
S
R
Q
Q
Q
1
X
0
0
0
1
0
X
0
0
0
1
1
0
0
X
0
0
0
0
1
X
1
0
0
1
0
1
X
X
0
0
X
No Change
X
X
1
0
X
X
1
0
X
X
0
1
X
X
0
1
X
X
1
1
X
X
1
1
Logic 1 = High Level
Logic 0 = Low Level
*
= Level change
X = Don’t care
p
n
TG
CL
CL
p
n
TG
CL
CL
p
n
TG
CL
CL
p
n
TG
CL
CL
*
ALL INPUTS ARE
PROTECTED BY
CMOS PROTECTION
NETWORK
*
4(12)
*
6(10)
RESET
*
7(9)
SET
*
3(13)
CLOCK
CL
CL
MASTER
SLAVE
VDD
VSS
*
5(11)
J
K
2(14)
Q
1(15)
Q
相關(guān)PDF資料
PDF描述
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CD4027 CMOS Dual J-K Master-Slave Flip-Flop
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
CD4027BMT 功能描述:觸發(fā)器 CMOS Dual J-K Master Slave RoHS:否 制造商:Texas Instruments 電路數(shù)量:2 邏輯系列:SN74 邏輯類型:D-Type Flip-Flop 極性:Inverting, Non-Inverting 輸入類型:CMOS 輸出類型: 傳播延遲時間:4.4 ns 高電平輸出電流:- 16 mA 低電平輸出電流:16 mA 電源電壓-最大:5.5 V 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:X2SON-8 封裝:Reel
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