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參數資料
| 型號： | ATNGW100MKII |
| 廠商： | Atmel |
| 文件頁數： | 277/346頁 |
| 文件大?。?/td> | 0K |
| 描述： | KIT AVR32 NETWORK GATEWAY |
| 標準包裝： | 1 |
| 系列： | AVR®32 |
| 類型： | MCU |
| 適用于相關產品： | AT32AP7000，AT32AP7001，AT32AP7002 |
| 所含物品： | 板 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁第218頁第219頁第220頁第221頁第222頁第223頁第224頁第225頁第226頁第227頁第228頁第229頁第230頁第231頁第232頁第233頁第234頁第235頁第236頁第237頁第238頁第239頁第240頁第241頁第242頁第243頁第244頁第245頁第246頁第247頁第248頁第249頁第250頁第251頁第252頁第253頁第254頁第255頁第256頁第257頁第258頁第259頁第260頁第261頁第262頁第263頁第264頁第265頁第266頁第267頁第268頁第269頁第270頁第271頁第272頁第273頁第274頁第275頁第276頁當前第277頁第278頁第279頁第280頁第281頁第282頁第283頁第284頁第285頁第286頁第287頁第288頁第289頁第290頁第291頁第292頁第293頁第294頁第295頁第296頁第297頁第298頁第299頁第300頁第301頁第302頁第303頁第304頁第305頁第306頁第307頁第308頁第309頁第310頁第311頁第312頁第313頁第314頁第315頁第316頁第317頁第318頁第319頁第320頁第321頁第322頁第323頁第324頁第325頁第326頁第327頁第328頁第329頁第330頁第331頁第332頁第333頁第334頁第335頁第336頁第337頁第338頁第339頁第340頁第341頁第342頁第343頁第344頁第345頁第346頁
348
2545T–AVR–05/11
ATmega48/88/168
BRIE
k
Branch if interrupt enabled
if ( I = 1) then PC
← PC + k + 1
None
1/2
BRID
k
Branch if interrupt disabled
if ( I = 0) then PC
← PC + k + 1
None
1/2
BIT AND BIT-TEST INSTRUCTIONS
SBI
P,b
Set bit in I/O register
I/O(P,b)
← 1None
2
CBI
P,b
Clear bit in I/O register
I/O(P,b)
← 0None
2
LSL
Rd
Logical shift left
Rd(n+1)
← Rd(n), Rd(0) ← 0
Z, C, N, V
1
LSR
Rd
Logical shift right
Rd(n)
← Rd(n+1), Rd(7) ← 0
Z, C, N, V
1
ROL
Rd
Rotate left through carry
Rd(0)
←C,Rd(n+1)← Rd(n),C←Rd(7)
Z, C, N, V
1
ROR
Rd
Rotate right through carry
Rd(7)
←C,Rd(n)← Rd(n+1),C←Rd(0)
Z, C, N, V
1
ASR
Rd
Arithmetic shift right
Rd(n)
← Rd(n+1), n=0..6
Z, C, N, V
1
SWAP
Rd
Swap nibbles
Rd(3..0)
←Rd(7..4),Rd(7..4)←Rd(3..0)
None
1
BSET
s
Flag set
SREG(s)
← 1
SREG(s)
1
BCLR
s
Flag clear
SREG(s)
← 0
SREG(s)
1
BST
Rr, b
Bit store from register to T
T
← Rr(b)
T
1
BLD
Rd, b
Bit load from T to register
Rd(b)
← TNone
1
SEC
Set carry
C
← 1C
1
CLC
Clear carry
C
← 0
C
1
SEN
Set negative flag
N
← 1N
1
CLN
Clear negative flag
N
← 0
N
1
SEZ
Set zero flag
Z
← 1Z
1
CLZ
Clear zero flag
Z
← 0
Z
1
SEI
Global interrupt enable
I
← 1I
1
CLI
Global interrupt disable
I
← 0
I
1
SES
Set signed test flag
S
← 1S
1
CLS
Clear signed test flag
S
← 0
S
1
SEV
Set Twos complement overflow
V
← 1V
1
CLV
Clear Twos complement overflow
V
← 0
V
1
SET
Set T in SREG
T
← 1T
1
CLT
Clear T in SREG
T
← 0
T
1
SEH
Set half carry flag in SREG
H
← 1H
1
CLH
Clear half carry flag in SREG
H
← 0
H
1
DATA TRANSFER INSTRUCTIONS
MOV
Rd, Rr
Move between registers
Rd
← Rr
None
1
MOVW
Rd, Rr
Copy register Word
Rd+1:Rd
← Rr+1:Rr
None
1
LDI
Rd, K
Load immediate
Rd
← KNone
1
LD
Rd, X
Load indirect
Rd
← (X)
None
2
LD
Rd, X+
Load indirect and post-inc.
Rd
← (X), X ← X + 1
None
2
LD
Rd, - X
Load indirect and pre-dec.
X
← X - 1, Rd ← (X)
None
2
LD
Rd, Y
Load indirect
Rd
← (Y)
None
2
LD
Rd, Y+
Load indirect and post-inc.
Rd
← (Y), Y ← Y + 1
None
2
LD
Rd, - Y
Load indirect and pre-dec.
Y
← Y - 1, Rd ← (Y)
None
2
LDD
Rd,Y+q
Load indirect with displacement
Rd
← (Y + q)
None
2
LD
Rd, Z
Load indirect
Rd
← (Z)
None
2
LD
Rd, Z+
Load indirect and post-inc.
Rd
← (Z), Z ← Z+1
None
2
LD
Rd, -Z
Load indirect and pre-dec.
Z
← Z - 1, Rd ← (Z)
None
2
LDD
Rd, Z+q
Load indirect with displacement
Rd
← (Z + q)
None
2
LDS
Rd, k
Load direct from SRAM
Rd
← (k)
None
2
ST
X, Rr
Store indirect
(X)
← Rr
None
2
ST
X+, Rr
Store indirect and post-inc.
(X)
← Rr, X ← X + 1
None
2
ST
- X, Rr
Store indirect and pre-dec.
X
← X - 1, (X) ← Rr
None
2
ST
Y, Rr
Store indirect
(Y)
← Rr
None
2
ST
Y+, Rr
Store indirect and post-inc.
(Y)
← Rr, Y ← Y + 1
None
2
ST
- Y, Rr
Store indirect and pre-dec.
Y
← Y - 1, (Y) ← Rr
None
2
STD
Y+q,Rr
Store indirect with displacement
(Y + q)
← Rr
None
2
ST
Z, Rr
Store indirect
(Z)
← Rr
None
2
ST
Z+, Rr
Store indirect and post-inc.
(Z)
← Rr, Z ← Z + 1
None
2
ST
-Z, Rr
Store indirect and pre-dec.
Z
← Z - 1, (Z) ← Rr
None
2
STD
Z+q,Rr
Store indirect with displacement
(Z + q)
← Rr
None
2
STS
k, Rr
Store direct to SRAM
(k)
← Rr
None
2
LPM
Load program memory
R0
← (Z)
None
3
LPM
Rd, Z
Load program memory
Rd
← (Z)
None
3
LPM
Rd, Z+
Load program memory and post-inc
Rd
← (Z), Z ← Z+1
None
3
SPM
Store program memory
(Z)
← R1:R0
None
-
IN
Rd, P
In port
Rd
← PNone
1
OUT
P, Rr
Out port
P
← Rr
None
1
PUSH
Rr
Push register on stack
STACK
← Rr
None
2
Mnemonics
Operands
Description
Operation
Flags
#Clocks
相關PDF資料 |
PDF描述 |
|---|---|
| ASPI-1306T-680M-T | INDUCTOR POWER 68UH 1306 SMD |
| DV164136 | DEVELOPMENT KIT FOR PIC18 |
| GBM25DCWT | CONN EDGECARD 50POS DIP .156 SLD |
| GCM24DCTN | CONN EDGECARD 48POS DIP .156 SLD |
| 1435863-2 | PATCHCORD CAT6 YLW/YLW BOOT 2' |
相關代理商/技術參數 |
參數描述 |
|---|---|
| ATN-IC485S | 制造商:MCM 功能描述:COMPUTERS, CONVERTERS CONNECTIVITY; |
| ATO 15 | 制造商:Littelfuse 功能描述:BULK ATO BLADE BOX 15A |
| ATO005 | 制造商:Littelfuse 功能描述: |
| ATO-01001 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:1310nm FP LD To-can |
| ATO-01002 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:1310nm FP LD To-can |
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