參數(shù)資料
型號(hào)： ADV7393BCPZ
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 35/108頁(yè)
文件大?。?/td> 0K
描述： IC DAC VIDEO HDTV 10BIT 40LFCSP
產(chǎn)品變化通告： ADV734x, ADV739x Feature Improvement
設(shè)計(jì)資源： Reconstruction Video Filter Using ADA4430-1 Amplifier After ADV7393 Video Encoder (CN0101)
標(biāo)準(zhǔn)包裝： 1
類型： 視頻編碼器
應(yīng)用： 機(jī)頂盒，視頻播放器，顯示器
電壓 - 電源，模擬： 2.6 V ~ 3.46 V
電壓 - 電源，數(shù)字： 1.71 V ~ 1.89 V
安裝類型： 表面貼裝
封裝/外殼： 40-VFQFN 裸露焊盤，CSP
供應(yīng)商設(shè)備封裝： 40-LFCSP-VQ（6x6）
包裝： 托盤
產(chǎn)品目錄頁(yè)面： 786 (CN2011-ZH PDF)
配用： ADV7393-DBRDZ-ND - BOARD EVAL FOR ADV7393
EVAL-ADV7393EBZ-ND - BOARD EVAL FOR ADV7393 ENCODER
ADV7390/ADV7391/ADV7392/ADV7393
Data Sheet
Rev. G | Page 32 of 108
Table 21. Register 0x31 to Register 0x33
SR7 to
Bit Number
Reset
SR0
Register
Bit Description
7
6
5
4
3
2
1
0
Register Setting
Value
0x31
ED/HD Mode
Register 2
ED/HD pixel data valid
0
Pixel data valid off.
0x00
1
Pixel data valid on.
HD oversample rate select
0
4×.
1
2×.
ED/HD test pattern enable
0
HD test pattern off.
1
HD test pattern on.
ED/HD test pattern hatch/field
0
Hatch.
1
Field/frame.
ED/HD vertical blanking interval (VBI)
open
0
Disabled.
1
Enabled.
ED/HD undershoot limiter
0
Disabled.
0
1
11 IRE.
1
0
6 IRE.
1
1.5 IRE.
ED/HD sharpness filter
0
Disabled.
1
Enabled.
0x32
ED/HD Mode
Register 3
ED/HD Y delay with respect to the
falling edge of HSYNC
0
0 clock cycles.
0x00
0
1
One clock cycle.
0
1
0
Two clock cycles.
0
1
Three clock cycles.
1
0
Four clock cycles.
ED/HD color delay with respect to the
falling edge of HSYNC
0
0 clock cycles.
0
1
One clock cycle.
0
1
0
Two clock cycles.
0
1
Three clock cycles.
1
0
Four clock cycles.
ED/HD CGMS enable
0
Disabled.
1
Enabled.
ED/HD CGMS CRC enable
0
Disabled.
1
Enabled.
0x33
ED/HD Mode
Register 4
ED/HD Cr/Cb sequence
0
Cb after falling edge of HSYNC.
0x68
1
Cr after falling edge of HSYNC.
Reserved
0
0 must be written to this bit.
ED/HD input format
0
8-bit input.
1
10-bit input1.
Sinc compensation filter on DAC 1, DAC
2, DAC 3
0
Disabled.
1
Enabled.
Reserved
0
0 must be written to this bit.
ED/HD chroma SSAF filter
0
Disabled.
1
Enabled.
Reserved
1
1 must be written to this bit.
ED/HD double buffering
0
Disabled.
1
Enabled.
1
Available on the ADV7392/ADV7393 (40-pin devices) only.
相關(guān)PDF資料
PDF描述
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VE-B72-IX-B1 CONVERTER MOD DC/DC 15V 75W
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參數(shù)描述
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