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參數(shù)資料
| 型號(hào)： | ADV7184BSTZ |
| 廠商： | Analog Devices Inc |
| 文件頁(yè)數(shù)： | 33/112頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC DECODER VID SDTV MULTI 80LQFP |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 類型： | 視頻解碼器 |
| 應(yīng)用： | 投影儀，錄音機(jī)，安全 |
| 電壓 - 電源，模擬： | 3.15 V ~ 3.45 V |
| 電壓 - 電源，數(shù)字： | 1.65 V ~ 2 V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 80-LQFP |
| 供應(yīng)商設(shè)備封裝： | 80-LQFP（14x14） |
| 包裝： | 托盤 |
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ADV7184
Rev. A | Page 27 of 112
Lock-Related Controls
Lock information is presented to the user through Bits [1:0] of
Status Register 1. See the Status Register 1 [7:0], Address 0x10
that are available to influence how the lock status information is
generated.
SRLS, Select Raw Lock Signal, Address 0x51 [6]
Using the SRLS bit, the user can choose between two sources for
determining the lock status, which is indicated via Status Register 1,
Bits [1:0].
The TIME_WIN signal is based on a line-to-line evaluation of
the horizontal synchronization pulse of the incoming video. It
reacts quickly.
The FREE_RUN signal evaluates the properties of the incoming
video over several fields, taking vertical synchronization
information into account.
0 (default)—Selects the FREE_RUN signal.
1—Selects the TIME_WIN signal.
054
79
-0
13
1
0
TIME_WIN
FREE_RUN
IN_LOCK
SELECT THE RAW LOCK SIGNAL
SRLS
FILTER THE RAW LOCK SIGNAL
CIL[2:0], COL[2:0]
TAKE Fsc LOCK INTO ACCOUNT
FSCLE
LOST_LOCK
Fsc LOCK
1
0
COUNTER INTO LOCK
COUNTER OUT OF LOCK
MEMORY
Figure 13. Lock-Related Signal Path
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| ADV7188BSTZ | IC DECODER VID MULTIFORM 80LQFP |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| ADV7185KST | 制造商:AD 制造商全稱:Analog Devices 功能描述:Professional NTSC/PAL Video Decoder with 10-Bit CCIR656 Output |
| ADV7186 | 制造商:AD 制造商全稱:Analog Devices 功能描述:Video Decoder and Display Processor |
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