參數(shù)資料
型號(hào)： ADSP-3PARCBF548M01
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 78/100頁(yè)
文件大?。?/td> 0K
描述： MODULE BOARD BF548
產(chǎn)品培訓(xùn)模塊： Arcturus uCBF54x-EMM
特色產(chǎn)品： uCBF54x Start Kit and System Module by Arcturus
標(biāo)準(zhǔn)包裝： 5
系列： Blackfin®
模塊/板類型： 處理器模塊
適用于相關(guān)產(chǎn)品： ADSP-BF548
相關(guān)產(chǎn)品： ADSP-BF548MBBCZ-5M-ND - IC DSP 533MHZ W/DDR 400CSPBGA
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ADSP-BF542/ADSP-BF544/ADSP-BF547/ADSP-BF548/ADSP-BF549
Rev. C
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February 2010
ATAPI Ultra DMA Data-In Transfer Timing
Table 60 and Figure 52 through Figure 55 describe the ATAPI
ultra DMA data-in data transfer timing.
Table 60. ATAPI Ultra DMA Data-In Transfer Timing
ATAPI Parameter
ATAPI_ULTRA_TIM_x Timing
Register Setting1
Timing Equation
tDS
Data setup time at host
N/A
TSK3 + tSUDU
tDH
Data hold time at host
N/A
TSK3 + tHDU
tCVS
CRC word valid setup time at host
TDVS
× t
SCLK – (tSK1 + tSK2)
tCVH
CRC word valid hold time at host
TACK
× t
SCLK – (tSK1 + tSK2)
tLI
Limited interlock time
N/A
2
× t
BD + 2 × tSCLK + tOD
tMLI
Interlock time with minimum
TZAH, TCVS
(TZAH + TCVS)
× t
SCLK – (4 × tBD + 4 × tSCLK + 2 × tOD)
tAZ
Maximum time allowed for output drivers to
release
N/A
0
tZAH
Minimum delay time required for output
TZAH
2
× t
SCLK + TZAH × tSCLK + tSCLK
tENV
2
ATAPI_DMACK to ATAPI_DIOR/DIOW
TENV
(TENV
× t
SCLK) +/- (tSK1 + tSK2)
tRP
ATAPI_DMACK to ATAPI_DIOR/DIOW
TRP
× t
SCLK – (tSK1 + tSK2 + tSK4)
tACK
Setup and hold times for ATAPI_DMACK
TACK
× t
SCLK – (tSK1 + tSK2)
1 ATAPI Timing Register Setting should be programmed with a value that guarantees parameter compliance with the ATA ANSI specification for ATA device mode of operation.
2 This timing equation can be used to calculate both the minimum and maximum t
ENV.
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PDF描述
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參數(shù)描述
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