參數(shù)資料
型號(hào)： ADSP-3PARCBF548M01
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 62/100頁(yè)
文件大?。?/td> 0K
描述： MODULE BOARD BF548
產(chǎn)品培訓(xùn)模塊： Arcturus uCBF54x-EMM
特色產(chǎn)品： uCBF54x Start Kit and System Module by Arcturus
標(biāo)準(zhǔn)包裝： 5
系列： Blackfin®
模塊/板類型： 處理器模塊
適用于相關(guān)產(chǎn)品： ADSP-BF548
相關(guān)產(chǎn)品： ADSP-BF548MBBCZ-5M-ND - IC DSP 533MHZ W/DDR 400CSPBGA
ADSP-BF548BBCZ-5A-ND - IC DSP 16BIT 533MHZ 400CSBGA
Rev. C
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February 2010
ADSP-BF542/ADSP-BF544/ADSP-BF547/ADSP-BF548/ADSP-BF549
Serial Peripheral Interface (SPI) Port—Master Timing
Table 45 and Figure 38 describe SPI port master operations.
Table 45. Serial Peripheral Interface (SPI) Port—Master Timing
Parameter
Min
Max
Unit
Timing Requirements
tSSPIDM
Data Input Valid to SPIxSCK Edge (Data Input Setup)
9.0
ns
tHSPIDM
SPIxSCK Sampling Edge to Data Input Invalid
–1.5
ns
Switching Characteristics
tSDSCIM
SPIxSELy Low to First SPIxSCK Edge
2tSCLK–1.5
ns
tSPICHM
SPIxSCK High Period
2tSCLK–1.5
ns
tSPICLM
SPIxSCK Low Period
2tSCLK–1.5
ns
tSPICLK
SPIxSCK Period
4tSCLK–1.5
ns
tHDSM
Last SPIxSCK Edge to SPIxSELy High
2tSCLK–1.5
ns
tSPITDM
Sequential Transfer Delay
2tSCLK–1.5
ns
tDDSPIDM
SPIxSCK Edge to Data Out Valid (Data Out Delay)
6
ns
tHDSPIDM
SPIxSCK Edge to Data Out Invalid (Data Out Hold)
–1.0
ns
Figure 38. Serial Peripheral Interface (SPI) Port—Master Timing
tSDSCIM
tSPICLK
tHDSM
tSPITDM
tSPICLM
tSPICHM
tHDSPIDM
tHSPIDM
tSSPIDM
SPIxSELy
(OUTPUT)
SPIxSCK
(OUTPUT)
SPIxMOSI
(OUTPUT)
SPIxMISO
(INPUT)
SPIxMOSI
(OUTPUT)
SPIxMISO
(INPUT)
CPHA = 1
CPHA = 0
tDDSPIDM
tHSPIDM
tSSPIDM
tHDSPIDM
tDDSPIDM
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PDF描述
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