參數(shù)資料
型號(hào): ADSP-3PARCBF548M01
廠商: Analog Devices Inc
文件頁(yè)數(shù): 56/100頁(yè)
文件大?。?/td> 0K
描述: MODULE BOARD BF548
產(chǎn)品培訓(xùn)模塊: Arcturus uCBF54x-EMM
特色產(chǎn)品: uCBF54x Start Kit and System Module by Arcturus
標(biāo)準(zhǔn)包裝: 5
系列: Blackfin®
模塊/板類(lèi)型: 處理器模塊
適用于相關(guān)產(chǎn)品: ADSP-BF548
相關(guān)產(chǎn)品: ADSP-BF548MBBCZ-5M-ND - IC DSP 533MHZ W/DDR 400CSPBGA
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ADSP-BF542/ADSP-BF544/ADSP-BF547/ADSP-BF548/ADSP-BF549
Rev. C
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February 2010
Enhanced Parallel Peripheral Interface Timing
enhanced parallel peripheral interface timing operations.
Table 40. Enhanced Parallel Peripheral Interface Timing
Parameter
Min
Max
Unit
Timing Requirements
tPCLKW
PPIx_CLK Width
6.0
ns
tPCLK
PPIx_CLK Period
13.3
ns
Timing Requirements—GP Input and Frame Capture Modes
tSFSPE
External Frame Sync Setup Before PPIx_CLK
0.9
ns
tHFSPE
External Frame Sync Hold After PPIx_CLK
1.9
ns
tSDRPE
Receive Data Setup Before PPIx_CLK
1.6
ns
tHDRPE
Receive Data Hold After PPIx_CLK
1.5
ns
Switching Characteristics—GP Output and Frame Capture Modes
tDFSPE
Internal Frame Sync Delay After PPIx_CLK
10.5
ns
tHOFSPE
Internal Frame Sync Hold After PPIx_CLK
2.4
ns
tDDTPE
Transmit Data Delay After PPIx_CLK
9.9
ns
tHDTPE
Transmit Data Hold After PPIx_CLK
2.4
ns
Figure 30. EPPI GP Rx Mode with External Frame Sync Timing
Figure 31. EPPI GP Tx Mode with External Frame Sync Timing
tPCLK
tSFSPE
DATA0 IS
SAMPLED
DATA1 IS
SAMPLED
PPI_DATA
PPI_CLK
PPI_FS1/2
tHFSPE
tHDRPE
tSDRPE
tPCLKW
tHDTPE
tSFSPE
DATA DRIVING/
FRAME SYNC
SAMPLING EDGE
DATA DRIVING/
FRAME SYNC
SAMPLING EDGE
PPI_DATA
PPI_CLK
PPI_FS1/2
tHFSPE
tDDTPE
tPCLK
tPCLKW
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PDF描述
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參數(shù)描述
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