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參數(shù)資料
| 型號： | ADSP-21161NCCA-100 |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 47/60頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC DSP CONTROLLER 32BIT 225MBGA |
| 產(chǎn)品培訓(xùn)模塊： | SHARC Processor Overview |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 系列： | SHARC® |
| 類型： | 浮點(diǎn) |
| 接口： | 主機(jī)接口，連接端口，串行端口 |
| 時(shí)鐘速率： | 100MHz |
| 非易失內(nèi)存： | 外部 |
| 芯片上RAM： | 128kB |
| 電壓 - 輸入/輸出： | 3.30V |
| 電壓 - 核心： | 1.80V |
| 工作溫度： | -40°C ~ 105°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 225-BGA，CSPBGA |
| 供應(yīng)商設(shè)備封裝： | 225-CSPBGA（17x17） |
| 包裝： | 托盤 |
| 其它名稱： | ADSP-21161NCCA100 |
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Rev. C
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|
January 2013
Table 37. SPI Interface Protocol — Slave Switching and Timing
Parameter
Min
Max
Unit
Timing Requirements
tSPICLKS
Serial Clock Cycle
8tCCLK
ns
tSPICHS
Serial Clock High Period
4tCCLK–4
ns
tSPICLS
Serial Clock Low Period
4tCCLK–4
ns
tSDSCO
SPIDS Assertion to First SPICLK Edge
CPHASE = 0
3.5tCCLK+8
ns
CPHASE = 1
1.5tCCLK+8
ns
tHDS
Last SPICLK Edge to SPIDS Not Asserted
CPHASE = 0
0
ns
tSSPIDS
Data Input Valid to SPICLK Edge (Data Input Set-up Time)
0
ns
tHSPIDS
SPICLK Last Sampling Edge to Data Input Not Valid
tCCLK+1
ns
tSDPPW
SPIDS Deassertion Pulsewidth (CPHASE = 0)
tCCLK
ns
Switching Characteristics
tDSOE
SPIDS Assertion to Data Out Active
2
0.5tCCLK+5.5
ns
tDSDHI
SPIDS Deassertion to Data High Impedance
1.5
0.5tCCLK+5.5
ns
tDDSPIDS
SPICLK Edge to Data Out Valid (Data Out Delay Time)
0.75tCCLK+3
ns
tHDSPIDS
SPICLK Edge to Data Out Not Valid (Data Out Hold Time)
0.25tCCLK+3
ns
tHDLSBS
SPICLK Edge to Last Bit Out Not Valid
(Data Out Hold Time) for LSB
0.5tSPICLK+4.5tCCLK
ns
tDSOV
SPIDS Assertion to Data Out Valid (CPHASE = 0)
1.5tCCLK+7
ns
1 When CPHASE = 0 and baud rate is greater than 1, t
HDLSBS affects the length of the last bit transmitted.
2 Applies to the first deassertion of SPIDS only.
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PDF描述 |
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