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參數資料
| 型號： | ADSP-21161NCCA-100 |
| 廠商： | Analog Devices Inc |
| 文件頁數： | 20/60頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC DSP CONTROLLER 32BIT 225MBGA |
| 產品培訓模塊： | SHARC Processor Overview |
| 標準包裝： | 1 |
| 系列： | SHARC® |
| 類型： | 浮點 |
| 接口： | 主機接口，連接端口，串行端口 |
| 時鐘速率： | 100MHz |
| 非易失內存： | 外部 |
| 芯片上RAM： | 128kB |
| 電壓 - 輸入/輸出： | 3.30V |
| 電壓 - 核心： | 1.80V |
| 工作溫度： | -40°C ~ 105°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 225-BGA，CSPBGA |
| 供應商設備封裝： | 225-CSPBGA（17x17） |
| 包裝： | 托盤 |
| 其它名稱： | ADSP-21161NCCA100 |
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Rev. C
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January 2013
Memory Read — Bus Master
Use these specifications for asynchronous interfacing to memo-
ries (and memory-mapped peripherals) without reference to
CLKIN except for ACK pin requirements listed in footnote 4 of
Table 16. These specifications apply when the ADSP-21161N is
the bus master accessing external memory space in asynchro-
nous access mode.
Table 16. Memory Read — Bus Master
100 MHz
110 MHz
Parameter
Min
Max
Min
Max
Unit
Timing Requirements
tDAD
Address, Selects Delay to
Data Valid
tCKOP–0.25tCCLK–8.5+W
tCKOP–0.25tCCLK–6.75+W ns
tDRLD
RD Low to Data Valid1,3
0.75tCKOP–11+W
ns
tHDA
Data Hold from Address,
Selects
00ns
tSDS
Data Setup to RD High
88ns
tHDRH
Data Hold from RD High4 11ns
tDAAK
ACK Delay from Address,
Selects2, 5
tCKOP–0.5tCCLK–12+W
ns
tDSAK
ACK Delay from RD Low5
tCKOP–0.75tCCLK–11+W
ns
tSAKC
ACK Setup to CLKIN5
0.5tCCLK+3
ns
tHAKC
ACK Hold After CLKIN
1
ns
Switching Characteristics
tDRHA
Address Selects Hold
After RD High
0.25tCCLK–1+H
ns
tDARL
Address Selects to RD
0.25tCCLK–3
ns
tRW
RD Pulsewidth
tCKOP–0.5tCCLK–1+W
ns
tRWR
RD High to WR, RD,
DMAGx Low
0.5tCCLK–1+HI
ns
W = (number of wait states specified in WAIT register) × tCKOP.
HI = tCKOP (if an address hold cycle or bus idle cycle occurs, as specified in WAIT register; otherwise HI = 0).
H = tCKOP (if an address hold cycle occurs as specified in WAIT register; otherwise H = 0).
1 Data Delay/Setup: User must meet t
DAD, tDRLD, or tSDS.
2 The falling edge of MSx, BMS is referenced.
3 The maximum limits of timing requirement values for tDAD and tDRLD parameters are applicable for the case where ACK is always high.
4 Data Hold: User must meet t
HDA or tHDRH in asynchronous access mode. See Example System Hold Time Calculation on Page 54 for the calculation of hold times given capacitive
and dc loads.
5 For asynchronous access, ACK is sampled only after the programmed wait states for the access have been counted. For the first CLKIN cycle of a new external memory access,
ACK must be driven low (deasserted) by tDAAK, tDSAK, or tSAKC. For the second and subsequent cycles of an asynchronous external memory access, the tSAKC and tHAKC must be
met for both assertion and deassertion of ACK signal.
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