參數(shù)資料
型號： ADSP-21161NCCA-100
廠商： Analog Devices Inc
文件頁數(shù)： 46/60頁
文件大?。?/td> 0K
描述： IC DSP CONTROLLER 32BIT 225MBGA
產(chǎn)品培訓模塊： SHARC Processor Overview
標準包裝： 1
系列： SHARC®
類型： 浮點
接口： 主機接口，連接端口，串行端口
時鐘速率： 100MHz
非易失內(nèi)存： 外部
芯片上RAM： 128kB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 1.80V
工作溫度： -40°C ~ 105°C
安裝類型： 表面貼裝
封裝/外殼： 225-BGA，CSPBGA
供應(yīng)商設(shè)備封裝： 225-CSPBGA（17x17）
包裝： 托盤
其它名稱： ADSP-21161NCCA100
Rev. C
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January 2013
SPI Interface Specifications
Table 36. SPI Interface Protocol — Master Switching and Timing
100 MHz
110 MHz
Unit
Parameter
Min
Max
Min
Max
Timing Requirements
tSSPIDM
Data Input Valid to SPICLK Edge (Data Input Set-up Time) 0.5tCCLK+10
0.5tCCLK+10
ns
tHSPIDM
SPICLK Last Sampling Edge to Data Input Not Valid
0.5tCCLK+1
ns
Switching Characteristics
tSPICLKM
Serial Clock Cycle
8tCCLK
8tCCLK–4
ns
tSPICHM
Serial Clock High Period
4tCCLK–4
ns
tSPICLM
Serial Clock Low Period
4tCCLK–4
ns
tDDSPIDM
SPICLK Edge to Data Out Valid (Data Out Delay Time)
3
ns
tHDSPIDM
SPICLK Edge to Data Out Not Valid (Data Out Hold Time)
0
ns
tSDSCIM_0
FLAG3–0 (SPI Device Select) Low to First SPICLK Edge for
CPHASE = 0
5tCCLK
ns
tSDSCIM_1
FLAG3–0 (SPI Device Select) Low to First SPICLK Edge for
CPHASE = 1
3tCCLK
ns
tHDSM
Last SPICLK Edge to FLAG3–0 High
tCCLK–3
ns
tSPITDM
Sequential Transfer Delay
2tCCLK
ns
Figure 31. SPI Interface Protocol — Master Switching and Timing
LSB
VALID
MSB
VALID
tSSPIDM
tHSPIDM
tHDSPIDM
LSB
MSB
tHSPIDM
tDDSPIDM
MOSI
(OUTPUT)
MISO
(INPUT)
FLAG3-0
(OUTPUT)
SPICLK
(CP = 0)
(OUTPUT)
SPICLK
(CP = 1)
(OUTPUT)
tSPICHM
tSPICLM
tSPICLKM
tSPICHM
tHDSM
tSPITDM
tHDSPIDM
LSB
VALID
LSB
MSB
VALID
tHSPIDM
tDDSPIDM
MOSI
(OUTPUT)
MISO
(INPUT)
tSSPIDM
CPHASE= 1
CPHASE= 0
tSDSCIM
tSSPIDM
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