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參數(shù)資料
| 型號： | ADSP-21160NCB-100 |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 21/48頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC DSP CONTROLLER 32BIT 400BGA |
| 產品培訓模塊： | SHARC Processor Overview |
| 標準包裝： | 1 |
| 系列： | SHARC® |
| 類型： | 浮點 |
| 接口： | 主機接口，連接端口，串行端口 |
| 時鐘速率： | 100MHz |
| 非易失內存： | 外部 |
| 芯片上RAM： | 512kB |
| 電壓 - 輸入/輸出： | 3.30V |
| 電壓 - 核心： | 1.90V |
| 工作溫度： | -40°C ~ 100°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 400-BBGA |
| 供應商設備封裝： | 400-PBGA（27x27） |
| 包裝： | 托盤 |
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ADSP-21160N
–28–
REV. 0
Asynchronous Read/Write—Host to ADSP-21160N
Use these specifications (Table 15, Table 16, Figure 18, and
Figure 19) for asynchronous host processor accesses of an
ADSP-21160N, after the host has asserted
CS and HBR (low).
After
HBG is returned by the ADSP-21160N, the host can drive
the
RDx and WRx pins to access the ADSP-21160N’s internal
memory or IOP registers.
HBR and HBG are assumed low for
this timing.
Table 15. Read Cycle
Parameter
Min
Max
Unit
Timing Requirements
tSADRDL
Address Setup/
CS Low Before RDx Low
0
ns
tHADRDH
Address Hold/
CS Hold Low After RDx
2ns
tWRWH
RDx/WRx High Width
5ns
tDRDHRDY
RDx High Delay After REDY (O/D) Disable
0
ns
tDRDHRDY
RDx High Delay After REDY (A/D) Disable
0
ns
Switching Characteristics
tSDATRDY
Data Valid Before REDY Disable from Low
2
ns
tDRDYRDL
REDY (O/D) or (A/D) Low Delay After
RDx Low
11
ns
tRDYPRD
REDY (O/D) or (A/D) Low Pulsewidth for Read
tCK – 4
ns
tHDARWH
Data Disable After
RDx High
1.5
6
ns
Table 16. Write Cycle
Parameter
Min
Max
Unit
Timing Requirements
tSCSWRL
CS Low Setup Before WRx Low
0
ns
tHCSWRH
CS Low Hold After WRx High
0
ns
tSADWRH
Address Setup Before
WRx High
6
ns
tHADWRH
Address Hold After
WRx High
2
ns
tWWRL
WRx Low Width
tCCLK+1
ns
tWRWH
RDx/WRx High Width
5
ns
tDWRHRDY
WRx High Delay After REDY (O/D) or (A/D) Disable
0
ns
tSDATWH
Data Setup Before
WRx High
5
ns
tHDATWH
Data Hold After
WRx High
4
ns
Switching Characteristics
tDRDYWRL
REDY (O/D) or (A/D) Low Delay After
WRx/CS Low
11
ns
tRDYPWR
REDY (O/D) or (A/D) Low Pulsewidth for Write
5.75 + 0.5tCCLK
ns
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