參數(shù)資料
型號： ADSP-21061KS-200
廠商： ANALOG DEVICES INC
元件分類： 數(shù)字信號處理
英文描述： ADSP-2106x SHARC DSP Microcomputer Family
中文描述： 48-BIT, 50 MHz, OTHER DSP, PQFP240
封裝： MQFP-240
文件頁數(shù)： 30/47頁
文件大?。?/td> 367K
代理商： ADSP-21061KS-200
–30–
ADSP-21061/ADSP-21061L
REV. B
ADSP-21061 (5 V)
Min
ADSP-21061L (3.3 V)
Min
Parameter
Max
Max
Unit
Timing Requirements:
t
STSCK
t
HTSCK
Switching Characteristics:
t
MIENA
t
MIENS
t
MIENHG
t
MITRA
t
MITRS
t
MITRHG
t
DATEN
t
DATTR
t
ACKEN
t
ACKTR
t
ADCEN
t
ADCTR
t
MTRHBG
t
MENHBG
SBTS
Setup before CLKIN
SBTS
Hold before CLKIN
12 + DT/2
12 + DT/2
ns
ns
6 + DT/2
6 + DT/2
Address/Select Enable after CLKIN
Strobes Enable after CLKIN
1
HBG
Enable after CLKIN
Address/Select Disable after CLKIN
Strobes Disable after CLKIN
1
HBG
Disable after CLKIN
Data Enable after CLKIN
2
Data Disable after CLKIN
2
ACK Enable after CLKIN
2
ACK Disable after CLKIN
2
ADRCLK Enable after CLKIN
ADRCLK Disable after CLKIN
Memory Interface Disable before
HBG
Low
3
Memory Interface Enable after
HBG
High
3
–1 – DT/8
–1.5 – DT/8
–1.5 – DT/8
–1 – DT/8
–1.5 – DT/8
–1.5 – DT/8
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
0 – DT/4
1.5 – DT/4
2 – DT/4
0 – DT/4
1.5 – DT/4
2 – DT/4
9 + 5DT/16
0 – DT/8
7.5 + DT/4
–1 – DT/8
–2 – DT/8
9 + 5DT/16
0 – DT/8
7.5 + DT/4
–1 – DT/8
–2 – DT/8
7 – DT/8
7 – DT/8
6 – DT/8
6 – DT/8
8 – DT/4
8 – DT/4
0 + DT/8
19 + DT
0 + DT/8
19 + DT
NOTES
1
Strobes =
RD
,
WR
,
MS
x,
SW
, PAGE,
DMAG
,
BMS
.
2
In addition to bus master transition cycles, these specifications also apply to bus master and bus slave synchronous read/write.
3
Memory Interface = Address,
RD
,
WR
,
MS
x,
SW
,
HBG
, PAGE,
DMAG
x,
BMS
(in EPROM boot mode).
Three-State Timing—Bus Master, Bus Slave,
HBR
,
SBTS
These specifications show how the memory interface is disabled
(stops driving) or enabled (resumes driving) relative to CLKIN
and the
SBTS
pin. This timing is applicable to bus master tran-
sition cycles (BTC) and host transition cycles (HTC) as well as
the
SBTS
pin.
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ADSP-21061L 制造商:Analog Devices 功能描述:
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