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參數(shù)資料
| 型號： | ADSP-21061KS-200 |
| 廠商： | ANALOG DEVICES INC |
| 元件分類： | 數(shù)字信號處理 |
| 英文描述： | ADSP-2106x SHARC DSP Microcomputer Family |
| 中文描述： | 48-BIT, 50 MHz, OTHER DSP, PQFP240 |
| 封裝： | MQFP-240 |
| 文件頁數(shù)： | 21/47頁 |
| 文件大小： | 367K |
| 代理商： | ADSP-21061KS-200 |
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ADSP-21061/ADSP-21061L
–21–
REV. B
ADSP-21061 (5 V)
Min
ADSP-21061L (3.3 V)
Min
Parameter
Max
Max
Unit
Timing Requirements:
t
DAD
t
DRLD
t
HDA
t
HDRH
t
DAAK
t
DSAK
Switching Characteristics:
t
DRHA
Address, Selects Hold after
RD
High
t
DARL
Address, Selects to
RD
Low
2
t
RW
RD
Pulsewidth
t
RWR
RD
High to
WR
,
RD
,
DMAG
x Low
t
SADADC
Address, Selects Setup before
ADRCLK High
2
Address, Selects Delay to Data Valid
1, 2
RD
Low to Data Valid
1
Data Hold from Address, Selects
3
Data Hold from
RD
High
3
ACK Delay from Address, Selects
2,
4
ACK Delay from
RD
Low
4
18 + DT + W
12 + 5DT/8 + W
18 + DT + W
12 + 5DT/8 + W
ns
ns
ns
ns
ns
ns
0.5
2.0
0.5
2.0
15 + 7DT/8 + W
8 + DT/2 + W
15 + 7DT/8 + W
8 + DT/2 + W
0 + H
2 + 3DT/8
12.5 + 5DT/8 + W
8 + 3DT/8 + HI
0 + H
2 + 3DT/8
12.5 + 5DT/8 + W
8 + 3DT/8 + HI
ns
ns
ns
ns
0 + DT/4
0 + DT/4
ns
W = (number of wait states specified in WAIT register)
×
t
.
HI = t
CK
(if an address hold cycle or bus idle cycle occurs, as specified in WAIT register; otherwise HI = 0).
H = t
CK
(if an address hold cycle occurs as specified in WAIT register; otherwise H = 0).
NOTES
1
Data Delay/Setup: User must meet t
or t
or synchronous specification t
SSDATI
.
2
The falling edge of
MS
x,
SW
, and
BMS
is referenced.
3
Data Hold: User must meet t
or t
HDRH
or synchronous specification t
HSDATI
. See
System Hold Time Calculation
under Test Conditions for the calculation of hold
times given capacitive and dc loads.
4
ACK Delay/Setup: User must meet t
DAAK
or t
DSAK
or synchronous specification t
SACKC
for deassertion of ACK (Low), all three specifications must be met for asser-
tion of ACK (High).
WR
,
DMAG
ACK
DATA
RD
ADDRESS
MS
x,
SW
BMS
t
DARL
t
RW
t
DAD
t
SADADC
t
DAAK
t
HDRH
t
HDA
t
RWR
t
DRLD
ADRCLK
(OUT)
t
DRHA
t
DSAK
Figure 13. Memory Read—Bus Master
Memory Read—Bus Master
Use these specifications for asynchronous interfacing to memo-
ries (and memory-mapped peripherals) without reference to
CLKIN. These specifications apply when the ADSP-21061 is
the bus master accessing external memory space. These switching
characteristics also apply for bus master synchronous read/write
timing (see Synchronous Read/Write—Bus Master). If these
timing requirements are met, the synchronous read/write timing
can be ignored (and vice versa).
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PDF描述 |
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