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參數(shù)資料
| 型號(hào)： | AD9954YSVZ-REEL7 |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 36/40頁 |
| 文件大小： | 0K |
| 描述： | IC DDS DAC 14BIT 1.8V 48TQFP |
| 產(chǎn)品培訓(xùn)模塊： | Direct Digital Synthesis Tutorial Series (1 of 7): Introduction Direct Digital Synthesizer Tutorial Series (7 of 7): DDS in Action Direct Digital Synthesis Tutorial Series (3 of 7): Angle to Amplitude Converter Direct Digital Synthesis Tutorial Series (6 of 7): SINC Envelope Correction Direct Digital Synthesis Tutorial Series (4 of 7): Digital-to-Analog Converter Direct Digital Synthesis Tutorial Series (2 of 7): The Accumulator |
| 標(biāo)準(zhǔn)包裝： | 500 |
| 分辨率（位）： | 14 b |
| 主 fclk： | 400MHz |
| 調(diào)節(jié)字寬（位）： | 32 b |
| 電源電壓： | 1.71 V ~ 1.96 V |
| 工作溫度： | -40°C ~ 105°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 48-TQFP 裸露焊盤 |
| 供應(yīng)商設(shè)備封裝： | 48-TQFP 裸露焊盤（7x7） |
| 包裝： | 帶卷 (TR) |
| 配用： | AD9954/PCBZ-ND - BOARD EVAL FOR 9954 |
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AD9954
Rev. B | Page 5 of 40
Parameter
Temp
Test
Level
Min
Typ
Max
Unit
COMPARATOR INPUT CHARACTERISTICS
Input Capacitance
25°C
V
3
pF
Input Resistance
25°C
IV
500
kΩ
Input Current
25°C
I
±12
μA
Hysteresis
25°C
IV
30
45
mV
COMPARATOR OUTPUT CHARACTERISTICS
Logic 1 Voltage, High-Z Load
Full
VI
1.6
V
Logic 0 Voltage, High-Z Load
Full
VI
0.4
V
Propagation Delay
25°C
IV
3
ns
Output Duty-Cycle Error
25°C
IV
±5
%
Rise/Fall Time, 5 pF Load
25°C
IV
1
ns
Toggle Rate, High-Z Load
25°C
IV
200
MHz
Output Jitter1
25°C
IV
1
ps rms
COMPARATOR NARROW-BAND SFDR
10 MHz to 160 MHz FOUT
Measured over a 1 MHz BW
25°C
V
80
dBc
Measured over a 250 kHz BW
25°C
V
85
dBc
Measured over a 50 kHz BW
25°C
V
90
dBc
Measured over a 10 Hz BW
25°C
V
95
dBc
TIMING CHARACTERISTICS
Serial Control Bus
Maximum Frequency
Full
IV
25
Mbps
Minimum Clock Pulse Width Low
Full
IV
7
ns
Minimum Clock Pulse Width High
Full
IV
7
ns
Maximum Clock Rise/Fall Time
Full
IV
2
ns
Minimum Data Setup Time DVDD_I/O = 3.3 V
Full
IV
3
ns
Minimum Data Setup Time DVDD_I/O = 1.8 V
Full
IV
5
ns
Minimum Data Hold Time
Full
IV
0
ns
Maximum Data Valid Time
Full
IV
25
ns
Wake-Up Time2
Full
IV
1
ms
Minimum Reset Pulse Width High
Full
IV
5
SYSCLK
cycles3
I/O UPDATE, PS0, PS1 to SYNC_CLK Setup Time, DVDD_I/O = 3.3 V
Full
I
4
ns
I/O UPDATE, PS0, PS1 to SYNC_CLK Setup Time, DVDD_I/O = 1.8 V
Full
I
6
ns
I/O UPDATE, PS0, PS1 to SYNC_CLK Hold Time
Full
I
0
ns
Latency
I/O UPDATE to Frequency Change Prop Delay
25°C
IV
24
SYSCLK
cycles
I/O UPDATE to Phase Offset Change Prop Delay
25°C
IV
24
SYSCLK
cycles
I/O UPDATE to Amplitude Change Prop Delay
25°C
IV
16
SYSCLK
cycles
PS0, PS1 to RAM Driven Frequency Change Prop Delay
25°C
IV
28
SYSCLK
cycles
PS0, PS1 to RAM Driven Phase Change Prop Delay
25°C
IV
28
SYSCLK
cycles
PS0 to Linear Frequency Sweep Prop Delay
25°C
IV
28
SYSCLK
cycles
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
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