t
參數(shù)資料
型號(hào)： AD9826KRSZRL
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 19/20頁(yè)
文件大?。?/td> 0K
描述： IC IMAGE SGNL PROC 16BIT 28-SSOP
標(biāo)準(zhǔn)包裝： 1,500
類(lèi)型： 圖像傳感器
輸入類(lèi)型： 邏輯
輸出類(lèi)型： 邏輯
接口： 3 線串口
電流 - 電源： 75mA
安裝類(lèi)型： 表面貼裝
封裝/外殼： 28-SSOP（0.209"，5.30mm 寬）
供應(yīng)商設(shè)備封裝： 28-SSOP
包裝： 帶卷 (TR)
AD9826
–8–
TIMING DIAGRAMS
ANALOG
INPUTS
CDSCLK1
CDSCLK2
ADCCLK
OUTPUT
DATA
D<7:0>
PIXEL n (R,G,B)
PIXEL
(n+1)
PIXEL
(n+2)
tAD
tC1
tAD
tC2C1
tC2
tC2ADF
tC2ADR
tADC2
tOD
tADCLK
HIGH
BYTE
LOW
BYTE
HB
LB
HB
LB
HB
LB
HB
LB
HB
LB
G(n)
R(n)
B(n–1)
G(n–1)
R(n–1)
B(n–2)
G(n–2)
R(n–2)
tPRA
tC1C2
Figure 1. 3-Channel CDS Mode Timing
It is recommended that CDSCLK falling edges do not occur within the first 10 ns following an ADCCLK edge.
ANALOG
INPUTS
CDSCLK1
CDSCLK2
ADCCLK
OUTPUT
DATA
D<7:0>
PIXEL n
PIXEL
(n+1)
PIXEL
(n+2)
tAD
tC1
tAD
tC2C1
tC2ADR
tOD
HIGH BYTE
LOW BYTE
tC1C2
LOW BYTE
HIGH BYTE
tPRB
PIXEL (n–4)
PIXEL (n–3)
PIXEL (n–2)
tC2ADF
tADCLK
tC2
NOTE
IN 1-CHANNEL CDS MODE, THE CDSCLK1 FALLING EDGE AND THE CDSCLK2 RISING EDGE MUST OCCUR WHILE ADCCLK IS “LOW.”
Figure 2. 1-Channel CDS Mode Timing
REV. B
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