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參數(shù)資料
| 型號(hào)： | AD9548BCPZ |
| 廠(chǎng)商： | Analog Devices Inc |
| 文件頁(yè)數(shù)： | 80/112頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC CLOCK GEN/SYNCHRONIZR 88LFCSP |
| 產(chǎn)品變化通告： | AD9548 Mask Change 20/Oct/2010 |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 類(lèi)型： | 時(shí)鐘/頻率發(fā)生器，同步器 |
| PLL： | 是 |
| 主要目的： | 以太網(wǎng)，SONET/SDH，Stratum |
| 輸入： | CMOS，LVDS，LVPECL |
| 輸出： | CMOS，LVDS，LVPECL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 1:1 |
| 差分 - 輸入:輸出： | 是/是 |
| 頻率 - 最大： | 750kHz |
| 電源電壓： | 1.71 V ~ 3.465 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類(lèi)型： | 表面貼裝 |
| 封裝/外殼： | 88-VFQFN 裸露焊盤(pán)，CSP |
| 供應(yīng)商設(shè)備封裝： | 88-LFCSP-VQ（12x12） |
| 包裝： | 托盤(pán) |
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Data Sheet
AD9548
Rev. E | Page 7 of 112
REFERENCE INPUTS (REFA/REFAA TO REFD/REFDD)
Table 8.
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
DIFFERENTIAL OPERATION
Frequency Range
Sinusoidal Input
10
750
MHz
LVPECL Input
1
750 × 106
Hz
LVDS Input
1
750 × 106
Hz
Minimum Input Slew Rate
40
V/μs
Minimum limit imposed for jitter
performance
Common-Mode Input Voltage
2
V
Internally generated
Differential Input Voltage Sensitivity
±65
mV
Minimum differential voltage across
pins required to ensure switching
between logic levels; the
instantaneous voltage on either pin
must not exceed the supply rails
Input Resistance
25
k
Input Capacitance
3
pF
Minimum Pulse Width High
620
ps
Minimum Pulse Width Low
620
ps
SINGLE-ENDED OPERATION
Frequency Range (CMOS)
1
250 ×106
Hz
Minimum Input Slew Rate
40
V/μs
Minimum limit imposed for jitter
performance
Input Voltage High (VIH)
1.2 V to 1.5 V Threshold Setting
0.9
V
1.8 V to 2.5 V Threshold Setting
1.2
V
3.0 V to 3.3 V Threshold Setting
1.9
V
Input Voltage Low (VIL)
1.2 V to 1.5 V Threshold Setting
0.27
V
1.8 V to 2.5 V Threshold Setting
0.5
V
3.0 V to 3.3 V Threshold Setting
1.0
V
Input Resistance
45
k
Input Capacitance
3
pF
Minimum Pulse Width High
1.5
ns
Minimum Pulse Width Low
1.5
ns
REFERENCE MONITORS
Table 9.
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
REFERENCE MONITORS
Reference Monitor
Loss of Reference Detection
Time
1.2
sec
Calculated using the nominal phase detector period
Frequency Out-of Range Limits
9.54 × 107
0.1
Δf/fREF
Programmable (lower bound subject to quality of SYSCLK)
Validation Timer
0.001
65.535
sec
Programmable in 1 ms increments
Redetect Timer
0.001
65.535
sec
Programmable in 1 ms increments
1
fREF is the frequency of the active reference; R is the frequency division factor determined by the R-divider.
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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