參數(shù)資料
型號(hào)： AD9548BCPZ
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 2/112頁(yè)
文件大小： 0K
描述： IC CLOCK GEN/SYNCHRONIZR 88LFCSP
產(chǎn)品變化通告： AD9548 Mask Change 20/Oct/2010
標(biāo)準(zhǔn)包裝： 1
類(lèi)型： 時(shí)鐘/頻率發(fā)生器，同步器
PLL： 是
主要目的： 以太網(wǎng)，SONET/SDH，Stratum
輸入： CMOS，LVDS，LVPECL
輸出： CMOS，LVDS，LVPECL
電路數(shù)： 1
比率 - 輸入:輸出： 1:1
差分 - 輸入:輸出： 是/是
頻率 - 最大： 750kHz
電源電壓： 1.71 V ~ 3.465 V
工作溫度： -40°C ~ 85°C
安裝類(lèi)型： 表面貼裝
封裝/外殼： 88-VFQFN 裸露焊盤(pán)，CSP
供應(yīng)商設(shè)備封裝： 88-LFCSP-VQ（12x12）
包裝： 托盤(pán)
AD9548
Data Sheet
Rev. E | Page 10 of 112
TIME DURATION OF DIGITAL FUNCTIONS
Table 13.
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
TIME DURATION OF DIGITAL FUNCTIONS
EEPROM-to-Register Download Time
25
ms
Using default EEPROM storage
sequence (see Register 0x0E10 to
Register 0x0E3F)
Register-to-EEPROM Upload Time
200
ms
Using default EEPROM storage
sequence (see Register 0x0E10 to
Register 0x0E3F
Minimum Power-Down Exit Time
10.5
μs
Dependent on loop-filter bandwidth
Maximum Time from Assertion of the RESET
pin to the M0 to M7 Pins Entering High
Impedance State
45
ns
DIGITAL PLL
Table 14.
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
DIGITAL PLL
Phase-Frequency Detector (PFD)
Input Frequency Range
1
107
Hz
Maximum fPFD1: fS/1002
Loop Bandwidth
0.001
105
Hz
Programmable design parameter; maximum
fLOOP = fREF/(20R)3
Phase Margin
30
89
Degrees
Programmable design parameter
Reference Input (R) Division Factor
1
230
1, 2, …, 1,073,741,824
Integer Feedback (S) Division Factor
8
230
8, 9, …, 1,073,741,824
Fractional Feedback Divide Ratio
0
0.999
Maximum value: 1022/1023.
1
fPFD is the frequency at the input to the phase-frequency detector.
2
fS is the sample rate of the output DAC.
3
fREF is the frequency of the active reference; R is the frequency division factor determined by the R-divider.
DIGITAL PLL LOCK DETECTION
Table 15.
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
PHASE LOCK DETECTOR
Threshold Programming Range
0.001
65.5
ns
Threshold Resolution
1
ps
FREQUENCY LOCK DETECTOR
Threshold Programming Range
0.001
16,700
ns
Reference-to-feedback period difference
Threshold Resolution
1
ps
HOLDOVER SPECIFICATIONS
Table 16.
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
HOLDOVER SPECIFICATIONS
Frequency Accuracy
<0.01
ppb
Excludes frequency drift of SYSCLK source;
excludes frequency drift of input reference prior
to entering holdover
相關(guān)PDF資料
PDF描述
V375C36M150BL3 CONVERTER MOD DC/DC 36V 150W
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參數(shù)描述
AD9548BCPZ-REEL7 功能描述:IC CLOCK GEN/SYNCHRONIZR 88LFCSP RoHS:是 類(lèi)別:集成電路 (IC) >> 時(shí)鐘/計(jì)時(shí) - 專(zhuān)用 系列:- 標(biāo)準(zhǔn)包裝:28 系列:- 類(lèi)型:時(shí)鐘/頻率發(fā)生器 PLL:是 主要目的:Intel CPU 服務(wù)器 輸入:時(shí)鐘 輸出:LVCMOS 電路數(shù):1 比率 - 輸入:輸出:3:22 差分 - 輸入:輸出:無(wú)/是 頻率 - 最大:400MHz 電源電壓:3.135 V ~ 3.465 V 工作溫度:0°C ~ 85°C 安裝類(lèi)型:表面貼裝 封裝/外殼:64-TFSOP （0.240"，6.10mm 寬） 供應(yīng)商設(shè)備封裝:64-TSSOP 包裝:管件
AD9548XCPZ 制造商:Analog Devices 功能描述:
AD9549 制造商:AD 制造商全稱(chēng):Analog Devices 功能描述:Dual Input Network Clock Generator/Synchronizer
AD9549/PCBZ 制造商:Analog Devices 功能描述:DUAL INPUT NETWORK CLOCK GEN/SYNCHRONIZER - Bulk
AD9549A/PCBZ 功能描述:BOARD EVALUATION FOR AD9549A RoHS:是 類(lèi)別:編程器，開(kāi)發(fā)系統(tǒng) >> 評(píng)估演示板和套件 系列:- 標(biāo)準(zhǔn)包裝:1 系列:PSoC® 主要目的:電源管理，熱管理 嵌入式:- 已用 IC / 零件:- 主要屬性:- 次要屬性:- 已供物品:板，CD，電源
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