參數(shù)資料
型號(hào)： AD9515BCPZ
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 9/28頁(yè)
文件大?。?/td> 0K
描述： IC CLOCK DIST 2OUT PLL 32LFCSP
設(shè)計(jì)資源： Low Jitter Sampling Clock Generator for High Performance ADCs Using AD9958/9858 and AD9515 (CN0109)
標(biāo)準(zhǔn)包裝： 1
類型： 扇出緩沖器（分配），除法器
PLL： 無(wú)
輸入： 時(shí)鐘
輸出： CMOS，LVDS，LVPECL
電路數(shù)： 1
比率 - 輸入:輸出： 1:2
差分 - 輸入:輸出： 是/是
頻率 - 最大： 1.6GHz
除法器/乘法器： 是/無(wú)
電源電壓： 3.135 V ~ 3.465 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 32-VFQFN 裸露焊盤，CSP
供應(yīng)商設(shè)備封裝： 32-LFCSP-VQ（5x5）
包裝： 托盤
產(chǎn)品目錄頁(yè)面： 776 (CN2011-ZH PDF)
配用： AD9515/PCBZ-ND - BOARD EVAL CLOCK 2CH AD9515
Data Sheet
AD9515
Rev. A | Page 17 of 28
OFFSET (Hz)
L(f)
(dBc/Hz)
10
10M
1M
100k
10k
1k
100
–170
–110
–130
–120
–140
–150
–160
05597-051
Figure 17. Additive Phase Noise—LVPECL, Divide = 1, 245.76 MHz
OFFSET (Hz)
L(f)
(dBc/Hz)
10
10M
1M
100k
10k
1k
100
–170
–80
–90
–110
–100
–120
–130
–140
–150
–160
05597-048
Figure 18. Additive Phase Noise—LVDS, Divide = 1, 245.76 MHz
OFFSET (Hz)
L(f)
(dBc/Hz)
10
10M
1M
100k
10k
1k
100
–170
–100
–110
–120
–130
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–150
–160
05597-045
Figure 19. Additive Phase Noise—CMOS, Divide = 1, 245.76 MHz
OFFSET (Hz)
L(f)
(dBc/Hz)
10
10M
1M
100k
10k
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–170
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05597-052
Figure 20. Additive Phase Noise—LVPECL, Divide = 1, 622.08 MHz
OFFSET (Hz)
L(f)
(dBc/Hz)
10
10M
1M
100k
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1k
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–160
05597-049
Figure 21. Additive Phase Noise—LVDS, Divide = 2, 122.88 MHz
OFFSET (Hz)
L(f)
(dBc/Hz)
10
10M
1M
100k
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100
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–160
05597-046
Figure 22. Additive Phase Noise—CMOS, Divide = 4, 61.44 MHz
相關(guān)PDF資料
PDF描述
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參數(shù)描述
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AD95160 制造商:AD 制造商全稱:Analog Devices 功能描述:14-Channel Clock Generator with Integrated 2.8 GHz VCO
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AD9516-0_07 制造商:AD 制造商全稱:Analog Devices 功能描述:14-Output Clock Generator with Integrated 2.8 GHz VCO
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