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參數(shù)資料
| 型號： | AD9515BCPZ |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 25/28頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CLOCK DIST 2OUT PLL 32LFCSP |
| 設(shè)計資源： | Low Jitter Sampling Clock Generator for High Performance ADCs Using AD9958/9858 and AD9515 (CN0109) |
| 標準包裝： | 1 |
| 類型： | 扇出緩沖器（分配），除法器 |
| PLL： | 無 |
| 輸入： | 時鐘 |
| 輸出： | CMOS，LVDS，LVPECL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 1:2 |
| 差分 - 輸入:輸出： | 是/是 |
| 頻率 - 最大： | 1.6GHz |
| 除法器/乘法器： | 是/無 |
| 電源電壓： | 3.135 V ~ 3.465 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 32-VFQFN 裸露焊盤，CSP |
| 供應商設(shè)備封裝： | 32-LFCSP-VQ（5x5） |
| 包裝： | 托盤 |
| 產(chǎn)品目錄頁面： | 776 (CN2011-ZH PDF) |
| 配用： | AD9515/PCBZ-ND - BOARD EVAL CLOCK 2CH AD9515 |
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AD9515
Data Sheet
Rev. A | Page 6 of 28
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
CLK = 491.52 MHz, OUT = 245.76 MHz
Divide = 2
@ 10 Hz Offset
125
dBc/Hz
@ 100 Hz Offset
132
dBc/Hz
@ 1 kHz Offset
140
dBc/Hz
@ 10 kHz Offset
151
dBc/Hz
@ 100 kHz Offset
157
dBc/Hz
>1 MHz Offset
158
dBc/Hz
CLK = 245.76 MHz, OUT = 61.44 MHz
Divide = 4
@ 10 Hz Offset
138
dBc/Hz
@ 100 Hz Offset
144
dBc/Hz
@ 1 kHz Offset
154
dBc/Hz
@ 10 kHz Offset
163
dBc/Hz
@ 100 kHz Offset
164
dBc/Hz
>1 MHz Offset
165
dBc/Hz
CLK-TO-LVDS ADDITIVE PHASE NOISE
CLK = 622.08 MHz, OUT= 622.08 MHz
Divide = 1
@ 10 Hz Offset
100
dBc/Hz
@ 100 Hz Offset
110
dBc/Hz
@ 1 kHz Offset
118
dBc/Hz
@ 10 kHz Offset
129
dBc/Hz
@ 100 kHz Offset
135
dBc/Hz
@ 1 MHz Offset
140
dBc/Hz
>10 MHz Offset
148
dBc/Hz
CLK = 622.08 MHz, OUT = 155.52 MHz
Divide = 4
@ 10 Hz Offset
112
dBc/Hz
@ 100 Hz Offset
122
dBc/Hz
@ 1 kHz Offset
132
dBc/Hz
@ 10 kHz Offset
142
dBc/Hz
@ 100 kHz Offset
148
dBc/Hz
@ 1 MHz Offset
152
dBc/Hz
>10 MHz Offset
155
dBc/Hz
CLK = 491.52 MHz, OUT = 245.76 MHz
Divide = 2
@ 10 Hz Offset
108
dBc/Hz
@ 100 Hz Offset
118
dBc/Hz
@ 1 kHz Offset
128
dBc/Hz
@ 10 kHz Offset
138
dBc/Hz
@ 100 kHz Offset
145
dBc/Hz
@ 1 MHz Offset
148
dBc/Hz
>10 MHz Offset
154
dBc/Hz
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