參數(shù)資料
型號(hào)： AD9515BCPZ
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 28/28頁(yè)
文件大?。?/td> 0K
描述： IC CLOCK DIST 2OUT PLL 32LFCSP
設(shè)計(jì)資源： Low Jitter Sampling Clock Generator for High Performance ADCs Using AD9958/9858 and AD9515 (CN0109)
標(biāo)準(zhǔn)包裝： 1
類型： 扇出緩沖器（分配），除法器
PLL： 無(wú)
輸入： 時(shí)鐘
輸出： CMOS，LVDS，LVPECL
電路數(shù)： 1
比率 - 輸入:輸出： 1:2
差分 - 輸入:輸出： 是/是
頻率 - 最大： 1.6GHz
除法器/乘法器： 是/無(wú)
電源電壓： 3.135 V ~ 3.465 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 32-VFQFN 裸露焊盤，CSP
供應(yīng)商設(shè)備封裝： 32-LFCSP-VQ（5x5）
包裝： 托盤
產(chǎn)品目錄頁(yè)面： 776 (CN2011-ZH PDF)
配用： AD9515/PCBZ-ND - BOARD EVAL CLOCK 2CH AD9515
Data Sheet
AD9515
Rev. A | Page 9 of 28
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
CMOS OUTPUT ADDITIVE TIME JITTER
Delay off
CLK = 400 MHz
290
fs rms
Calculated from SNR of ADC method
CMOS (OUT1) = 100 MHz
Divide = 4
CLK = 400 MHz
315
fs rms
Calculated from SNR of ADC method
CMOS (OUT1) = 100 MHz
Divide = 4
LVPECL (OUT0) = 50 MHz
Interferer
DELAY BLOCK ADDITIVE TIME JITTER1
100 MHz output; incremental additive jitter1
Delay FS = 1.5 ns Fine Adj. 00000
0.71
ps rms
Delay FS = 1.5 ns Fine Adj. 11111
1.2
ps rms
Delay FS = 5 ns Fine Adj. 00000
1.3
ps rms
Delay FS = 5 ns Fine Adj. 11111
2.7
ps rms
Delay FS = 10 ns Fine Adj. 00000
2.0
ps rms
Delay FS = 10 ns Fine Adj. 11111
2.8
ps rms
1 This value is incremental. That is, it is in addition to the jitter of the LVDS or CMOS output without the delay. To estimate the total jitter, the LVDS or CMOS output jitter
should be added to this value using the root sum of the squares (RSS) method.
SYNCB, VREF, AND SETUP PINS
Table 6.
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
SYNCB
Logic High
2.7
V
Logic Low
0.40
V
Capacitance
2
pF
VREF
Output Voltage
0.62 V
S
0.76 V
S
V
Minimum maximum from 0 mA to 1 mA load
S0 TO S10
Levels
0
0.1 V
S
V
1/3
0.2 V
S
0.45 V
S
V
2/3
0.55 V
S
0.8 V
S
V
1
0.9 V
S
V
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PDF描述
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參數(shù)描述
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AD9516-0_07 制造商:AD 制造商全稱:Analog Devices 功能描述:14-Output Clock Generator with Integrated 2.8 GHz VCO
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