參數(shù)資料
型號： AD80066KRSZRL
廠商： Analog Devices Inc
文件頁數(shù)： 20/21頁
文件大小： 0K
描述： IC DSP CTLR 16BIT 28SSOP
標準包裝： 1,500
類型： 信號處理器
輸入類型： 模擬
輸出類型： 數(shù)字
接口： 串行
電流 - 電源： 95mA
安裝類型： 表面貼裝
封裝/外殼： 28-SSOP（0.209"，5.30mm 寬）
供應(yīng)商設(shè)備封裝： 28-SSOP
包裝： 帶卷 (TR)
AD80066
Rev. A | Page 7 of 20
ANALOG
INPUTS
CDSCLK1
PIXEL n
PIXEL (n + 1)
PIXEL (n + 2)
CDSCLK2
ADCCLK
OUTPUT
DATA
(D[7:0])
NOTES
1. IN 1-CHANNEL CDS MODE. THE CDSCLK1 FALLING EDGE AND THE CDSCLK2 RISING EDGE MUST OCCUR WHILE ADCCLK IS LOW.
LOW
BYTE
HIGH
BYTE
HIGH
BYTE
LOW
BYTE
HIGH
BYTE
LOW
BYTE
08
55
2-
0
06
tAD
tC1
tAD
tC2ADR
tOD
tC1C2
PIXEL (n – 4)
tC2ADF
tADCCLK
tC2
PIXEL (n – 4)
PIXEL (n – 3)
PIXEL (n – 2)
tC2C1
tPRB
Figure 6. 1-Channel CDS Mode Timing
PIXEL n (A, B, C, D)
tAD
tC2
tC2ADF
tADC2
tC2ADR
tADCCLK
tOD
B(n – 2) C(n – 2) C(n – 2) D(n – 2) D(n – 2)
D(n)
A(n)
HIGH
BYTE
LOW
BYTE
HIGH
BYTE
LOW
BYTE
HIGH
BYTE
LOW
BYTE
HIGH
BYTE
LOW
BYTE
HIGH
BYTE
LOW
BYTE
HIGH
BYTE
LOW
BYTE
HIGH
BYTE
LOW
BYTE
tPRA
PIXEL (n + 1)
ANALOG
INPUTS
CDSCLK2
ADCCLK
OUTPUT
DATA
(D[7:0])
A(n – 1) A(n – 1) B(n – 1) B(n – 1) C(n – 1) C(n – 1)
08
55
2-
0
07
Figure 7. 4-Channel SHA Mode Timing
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