TMIN to TMAX" />
參數(shù)資料
型號： AD80066KRSZRL
廠商： Analog Devices Inc
文件頁數(shù)： 18/21頁
文件大小： 0K
描述： IC DSP CTLR 16BIT 28SSOP
標(biāo)準(zhǔn)包裝： 1,500
類型： 信號處理器
輸入類型： 模擬
輸出類型： 數(shù)字
接口： 串行
電流 - 電源： 95mA
安裝類型： 表面貼裝
封裝/外殼： 28-SSOP（0.209"，5.30mm 寬）
供應(yīng)商設(shè)備封裝： 28-SSOP
包裝： 帶卷 (TR)
AD80066
Rev. A | Page 5 of 20
TIMING SPECIFICATIONS
TMIN to TMAX, AVDD = 5 V, DRVDD = 5 V.
Table 3.
Parameter
Symbol
Min
Typ
Max
Unit
CLOCK PARAMETERS
4-Channel Pixel Rate
tPRA
166
ns
1-Channel Pixel Rate
tPRB
83
ns
ADCCLK Pulse Width
tADCCLK
20
ns
CDSCLK1 Pulse Width
tC1
15
ns
CDSCLK2 Pulse Width
tC2
15
ns
CDSCLK1 Falling1 to CDSCLK2 Rising
tC1C2
0
ns
ADCCLK Falling to CDSCLK2 Rising
tADC2
0
ns
CDSCLK2 Rising to ADCCLK Rising
tC2ADR
5
ns
CDSCLK2 Falling1 to ADCCLK Falling
tC2ADF
20
ns
CDSCLK2 Falling1 to CDSCLK1 Rising
tC2C1
5
ns
Aperture Delay for CDS Clocks
tAD
2
ns
SERIAL INTERFACE
Maximum SCLK Frequency, Write Operation
fSCLK
50
MHz
Maximum SCLK Frequency, Read Operation
fSCLK
25
MHz
SLOAD to SCLK Setup Time
tLS
5
ns
SCLK to SLOAD Hold Time
tLH
5
ns
SDATA to SCLK Rising Setup Time
tDS
2
ns
SCLK Rising to SDATA Hold Time
tDH
2
ns
SCLK Falling to SDATA Valid
tRDV
10
ns
DATA OUTPUT
Output Delay
tOD
8
ns
Latency (Pipeline Delay)
3 (fixed)
Cycles
1 CDSCLKx falling edges should not occur within the first 10 ns following an ADCCLK edge.
Timing Diagrams
ANALOG
INPUTS
CDSCLK1
CDSCLK2
ADCCLK
OUTPUT
DATA
(D[7:0])
PIXEL n (A,B,C,D)
PIXEL (n + 1)
tAD
tC2ADF
tC2ADR
tADC2
tOD
tADCCLK
HIGH
BYTE
LOW
BYTE
HIGH
BYTE
LOW
BYTE
HIGH
BYTE
LOW
BYTE
HIGH
BYTE
LOW
BYTE
HIGH
BYTE
LOW
BYTE
HIGH
BYTE
LOW
BYTE
HIGH
BYTE
HIGH
BYTE
LOW
BYTE
C(n – 2)
B(n – 2)
C(n – 2) D(n – 2) D(n – 2) A(n – 1) A(n – 1) B(n – 1) B(n – 1) C(n – 1) C(n – 1) D(n – 1) D(n – 1)
A(n)
B(n)
tPRA
tC2C1
tC1C2
tC2
tC1
0
85
52
-0
03
Figure 3. 4-Channel CDS Mode Timing
相關(guān)PDF資料
PDF描述
AD8016AREZ-REEL7 IC LINE DRIVER ADSL 28TSSOP
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參數(shù)描述
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