VCC = 2.7 V to 5.5 V; V
參數(shù)資料
型號(hào)： AD5378ABCZ
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 2/29頁(yè)
文件大小： 0K
描述： IC DAC 14BIT 32CHAN 108CSPBGA
產(chǎn)品培訓(xùn)模塊： Data Converter Fundamentals
DAC Architectures
標(biāo)準(zhǔn)包裝： 1
設(shè)置時(shí)間： 20µs
位數(shù)： 14
數(shù)據(jù)接口： 串行，并聯(lián)
轉(zhuǎn)換器數(shù)目： 32
電壓電源： 模擬和數(shù)字，雙 ±
功率耗散（最大）： 850mW
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 108-BGA，CSPBGA
供應(yīng)商設(shè)備封裝： 108-CSPBGA（13x13）
包裝： 托盤
輸出數(shù)目和類型： 32 電壓，雙極
采樣率（每秒）： 50k
AD5378
Rev. A | Page 9 of 28
PARALLEL INTERFACE
VCC = 2.7 V to 5.5 V; VDD = 11.4 V to 16.5 V; VSS = 11.4 V to 16.5 V; AGND = DGND = DUTGND = 0 V; VREF(+) = +5 V;
VREF() = 3.5 V, FIFOEN = 0 V; all specifications TMIN to TMAX, unless otherwise noted.
Table 6.
Parameter1, 2, 3
Limit at TMIN to TMAX
Unit
Description
t0
4.5
ns min
REG0, REG1, Address to WR Rising Edge Setup Time.
t1
4.5
ns min
REG0, REG1, Address to WR Rising Edge Hold Time.
t2
10
ns min
CS Pulse Width Low.
t3
10
ns min
WR Pulse Width Low.
t4
0
ns min
CS to WR Falling Edge Setup Time.
t5
0
ns min
WR to CS Rising Edge Hold Time.
t6
4.5
ns min
Data to WR Rising Edge Setup Time.
t7
4.5
ns min
Data to WR Rising Edge Hold Time.
t8
20
ns min
WR Pulse Width High.
t9
240
ns min
Minimum WR Cycle Time (Single-Channel Write).
t104
0/30
ns min/max
WR Rising Edge to BUSY Falling Edge.
330
ns max
BUSY Pulse Width Low (Single-Channel Update). See Table 11.
t12
0
ns min
BUSY Rising Edge to WR Rising Edge.
t13
30
ns min
WR Rising Edge to LDAC Falling Edge.
t14
20
ns min
LDAC Pulse Width Low.
150
ns typ
BUSY Rising Edge to DAC Output Response Time.
t16
20
ns min
LDAC Rising Edge to WR Rising Edge.
t17
0
ns min
BUSY Rising Edge to LDAC Falling Edge.
t18
100
ns typ
LDAC Falling Edge to DAC Output Response Time.
t19
20/30
μs typ/ max
DAC Output Settling Time.
t20
10
ns min
CLR Pulse Width Low.
t21
350
ns max
CLR/RESET Pulse Activation Time.
t22
10
ns min
RESET Pulse Width Low.
t23
120
μs max
RESET Time Indicated by BUSY Low.
1 Guaranteed by design and characterization; not production tested.
2 All input signals are specified with tr = tf = 2 ns (10% to 90% of VCC) and timed from a voltage level of 1.2 V.
3 See Figure 6.
4 Measured with load circuit in Figure 2.
相關(guān)PDF資料
PDF描述
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參數(shù)描述
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AD537JCHIPS 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Voltage-to-Frequency Converter
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