All input signals are specified with tR
參數(shù)資料
型號(hào)： AD5025BRUZ-REEL7
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 24/28頁(yè)
文件大?。?/td> 0K
描述： IC DAC DUAL 12BIT SPI 14TSSOP
產(chǎn)品培訓(xùn)模塊： Data Converter Fundamentals
DAC Architectures
標(biāo)準(zhǔn)包裝： 1
系列： nanoDAC™
設(shè)置時(shí)間： 5.8µs
位數(shù)： 12
數(shù)據(jù)接口： 串行，SPI?
轉(zhuǎn)換器數(shù)目： 2
電壓電源： 單電源
功率耗散（最大）： 13.5mW
工作溫度： -40°C ~ 125°C
安裝類(lèi)型： 表面貼裝
封裝/外殼： 14-TSSOP（0.173"，4.40mm 寬）
供應(yīng)商設(shè)備封裝： 14-TSSOP
包裝： 標(biāo)準(zhǔn)包裝
輸出數(shù)目和類(lèi)型： 2 電壓，單極；2 電壓，雙極
采樣率（每秒）： *
其它名稱(chēng)： AD5025BRUZ-REEL7DKR
AD5025/AD5045/AD5065
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TIMING CHARACTERISTICS
All input signals are specified with tR = tF = 1 ns/V (10% to 90% of VDD) and timed from a voltage level of (VIL + VIH)/2. See Figure 3 and
Figure 4. VDD = 4.5 V to 5.5 V. All specifications TMIN to TMAX, unless otherwise noted.
Table 4.
Parameter
Symbol
Min
Typ
Max
Unit
SCLK Cycle Time
20
ns
SCLK High Time
t2
10
ns
SCLK Low Time
t3
10
ns
SYNC to SCLK Falling Edge Setup Time
t4
16.5
ns
Data Setup Time
t5
5
ns
Data Hold Time
t6
5
ns
SCLK Falling Edge to SYNC Rising Edge
t7
0
30
ns
Minimum SYNC High Time (Single Channel Update)
t8
2
μs
Minimum SYNC High Time (All Channel Update)
t8
4
μs
SYNC Rising Edge to SCLK Fall Ignore
t9
17
ns
LDAC Pulse Width Low
t10
20
ns
SCLK Falling Edge to LDAC Rising Edge
t11
20
ns
CLR Pulse Width Low
t12
10
ns
SCLK Falling Edge to LDAC Falling Edge
t13
10
ns
CLR Pulse Activation Time
t14
10.6
μs
SCLK Rising Edge to SDO Valid
22
ns
SCLK Falling Edge to SYNC Rising Edge
5
30
ns
SYNC Rising Edge to SCLK Rising Edge
8
ns
SYNC Rising Edge to LDAC/CLR/PDL Falling Edge (Single Channel Update)
2
μs
SYNC Rising Edge to LDAC/CLR/PDL Falling Edge (All Channel Update)
4
μs
PDL Minimum Pulse Width
t19
20
ns
1 Maximum SCLK frequency is 50 MHz at VDD = 4.5 V to 5.5 V. Guaranteed by design and characterization; not production tested.
2 Daisy-chain mode only.
3 Measured with the load circuit of Figure 2. t15 determines the maximum SCLK frequency in daisy-chain mode.
Circuit and Timing Diagrams
2mA
IOL
2mA
IOH
VOH (MIN) + VOL (MAX)
2
TO OUTPUT
PIN
CL
50pF
06
84
4-
00
2
Figure 2. Load Circuit for Digital Output (SDO) Timing Specifications
相關(guān)PDF資料
PDF描述
MC100E111FNR2G IC CLK BUFFER 1:9 800MHZ 28-PLCC
AD5530BRUZ-REEL IC DAC 12BIT SERIAL IN 16TSSOP
AD5322BRMZ-REEL IC DAC 12BIT DUAL 10MSOP T/R
AD5667RBRMZ-2REEL7 IC DAC NANO 16BIT DUAL 10-MSOP
NB7V33MMNTXG IC CLOCK DIVIDER 1:1 10GHZ 16QFN
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
AD-5028S 制造商:BOTHHAND 制造商全稱(chēng):Bothhand USA, LP. 功能描述:ADSL LINE TRANSFORMER
AD50294 制造商:Analog Devices 功能描述:
AD50294-1 制造商:Analog Devices 功能描述:
AD503 制造商:INTERSIL 制造商全稱(chēng):Intersil Corporation 功能描述:N-CHANNEL JFET
AD50304 制造商:Analog Devices 功能描述:
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