- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄2062 > AD1896AYRSZRL (Analog Devices Inc)IC SAMP-RATEHP/CONV 24BIT 28SSOP PDF資料下載
參數(shù)資料
| 型號： | AD1896AYRSZRL |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 22/28頁 |
| 文件大小： | 0K |
| 描述： | IC SAMP-RATEHP/CONV 24BIT 28SSOP |
| 標(biāo)準(zhǔn)包裝： | 1,500 |
| 類型： | 采樣率轉(zhuǎn)換器 |
| 應(yīng)用： | 車載音頻，處理，接收器 |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 28-SSOP（0.209"，5.30mm 寬） |
| 供應(yīng)商設(shè)備封裝： | 28-SSOP |
| 包裝： | 帶卷 (TR) |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁當(dāng)前第22頁第23頁第24頁第25頁第26頁第27頁第28頁
REV. A
–3–
AD1896
DIGITAL TIMING (–40 C < TA < +105 C, VDD_CORE = 3.3 V
5%, VDD_IO = 5.0 V
10%)
Parameter
1
Min
Typ
Max
Unit
tMCLKI
MCLK_I Period
33.3
ns
fMCLK
MCLK_I Frequency
30.0
2, 3
MHz
tMPWH
MCLK_I Pulsewidth High
9
ns
tMPWL
MCLK_I Pulsewidth Low
12
ns
Input Serial Port Timing
tLRIS
LRCLK_I Setup to SCLK_I
8
ns
tSIH
SCLK_I Pulsewidth High
8
ns
tSIL
SCLK_I Pulsewidth Low
8
ns
tDIS
SDATA_I Setup to SCLK_I Rising Edge
8
ns
tDIH
SDATA_I Hold from SCLK_I Rising Edge
3
ns
Propagation Delay from MCLK_I Rising Edge to SCLK_I Rising Edge
(Serial Input Port MASTER)
12
ns
Propagation Delay from MCLK_I Rising Edge to LRCLK_I Rising Edge
(Serial Input Port MASTER)
12
ns
Output Serial Port Timing
tTDMS
TDM_IN Setup to SCLK_O Falling Edge
3
ns
tTDMH
TDM_IN Hold from SCLK_O Falling Edge
3
ns
tDOPD
SDATA_O Propagation Delay from SCLK_O, LRCLK_O
20
ns
tDOH
SDATA_O Hold from SCLK_O
3
ns
tLROS
LRCLK_O Setup to SCLK_O (TDM Mode Only)
5
ns
tLROH
LRCLK_O Hold from SCLK_O (TDM Mode Only)
3
ns
tSOH
SCLK_O Pulsewidth High
10
ns
tSOL
SCLK_O Pulsewidth Low
5
ns
tRSTL
RESET Pulsewidth Low
200
ns
Propagation Delay from MCLK_I Rising Edge to SCLK_O Rising Edge
(Serial Output Port MASTER)
12
ns
Propagation Delay from MCLK_I Rising Edge to LRCLK_O Rising Edge
(Serial Output Port MASTER)
12
ns
NOTES
1Refer to Timing Diagrams section.
2The maximum possible sample rate is: FS
MAX = fMCLK /138.
3f
MCLK of up to 34 MHz is possible under the following conditions: 0
∞C < TA < 70∞C, 45/55 or better MCLK_I duty cycle.
Specifications subject to change without notice.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| AD1940YSTZ | IC DSP AUDIO 16CH/28BIT 48-LQFP |
| AD246JY | IC CLK BUFF DVR 1:1 25KHZ 13-SIP |
| AD532SD | IC MULTIPLIER +/-10V 14-CDIP |
| AD534TD | IC PREC MULTIPLIER 14-CDIP |
| AD538SD | IC MULT/DIV REALTIME ACU 18-CDIP |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| AD1896YRS | 制造商:Analog Devices 功能描述: 制造商:Rochester Electronics LLC 功能描述:192KHZ 8:1 STEREO ASYNC SAMPLE RATE CONV - Bulk |
| AD1896YRSRL | 制造商:Analog Devices 功能描述: |
| AD1898 | 制造商:Analog Devices 功能描述:- Bulk |
| AD-18B | 制造商:Altas 功能描述: |
| AD18T | 制造商:Opto 22 功能描述:I/O Module; 5 VDC @ 170 mA; 0 to degC; UL, CSA, CE Certified 制造商:Opto 22 功能描述:I/O MODULE 制造商:Opto 22 功能描述:I/O MODULE; Leaded Process Compatible:No; Peak Reflow Compatible (260 C):No; No. of Analog Inputs:1; No. of Outputs:1; Resolution:12 Bits; Signal Input Type:Thermocouple ;RoHS Compliant: No |
發(fā)布緊急采購，3分鐘左右您將得到回復(fù)。