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參數(shù)資料
| 型號： | ACS8944T |
| 廠商： | Semtech |
| 文件頁數(shù)： | 6/24頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC JITTER ATT MULT PLL 48-QFN |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 類型： | 時(shí)鐘/頻率發(fā)生器，多路復(fù)用器 |
| PLL： | 是 |
| 主要目的： | SONET/SDH |
| 輸入： | LVPECL |
| 輸出： | LVPECL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 1:1 |
| 差分 - 輸入:輸出： | 是/是 |
| 頻率 - 最大： | 155.52MHz |
| 電源電壓： | 3.135 V ~ 3.465 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 48-VFQFN 裸露焊盤 |
| 供應(yīng)商設(shè)備封裝： | 48-QFN（7x7） |
| 包裝： | 管件 |
ADVANCED COMMUNICATIONS
FINAL
DATASHEET
Revision 3/November 2006 Semtech Corp.
Page 14
www.semtech.com
ACS8944 JAM PLL
Input and Output Interface Terminations
Interfacing to either the same type or electrically different
interface types is illustrated by the following circuit
diagrams, covering translation from LVDS to LVPECL.
The example of Figure 12 shows LVPECL to LVPECL
terminations with D.C. coupling, so that the ACS8944
sees an equivalent load of around 50
from the R3, R4,
R5, R6 resistor arrangement at the receiver end.
Figure 12 LVPECL Output - DC Coupled to LVPECL or LVDS
Receiver
The preferred termination circuitry for the LVDS signals
between the ACS8525/26/27 and the ACS8944 LVPECL
is shown in Figure 13. The bias for the LVPECL input is set
for A.C. inputs at a mid point of approximately 2 V (with a
3.3 V VDD), as opposed to a normal D.C. coupled bias of
VDD - 2 V. This is due to the push-pull nature of an A.C.
coupled signal.
Figure 13 Generic LVDS - AC Coupled to LVPECL Receiver
Input/Output Timing
Figure 14 Timing Diagrams
F8944D_015LVPECL2LVPECL_03
ACS8944 or similar
LVPECL/LVDS receiver
OUTP
OUTN
Transmission Line
130R
82R
130R
82R
These resistors may
be integrated on-chip
VDD
ASC8944 or similar
LVPECL Output
VDD
VSS
VDD -1.0 V
OUTP
VDD -1.4 V
VDD -1.8 V
Time
F8944D_017LVDS2LVPECL_02
GND
VDD
R5
2K7
R1
100
R3
4K3
R4
4K3
C2
220nF
C1
220nF
R2
2K7
LVDS
Output
Device
OUTN
OUTP
JAM PLL
CLKN
CLKP
Transmission
Line Impedance
50 Ohms
LVPECL
INPUT
1) Input to Output
Delay
2) Power-up Sequence
CLKX
t
PDIO
OUTY
VDD
(90% VDD)
Input frequency must be within 400 ppm of nominal
before releasing reset
Start of Frequency
Tuning Algorithm
F8944D 021IP OPTi i g 01
t
RPW
t
FT
RESETB
CLKX
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
|---|---|
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