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參數(shù)資料
| 型號(hào)： | A43P26161G-75 |
| 廠商： | AMIC Technology Corporation |
| 英文描述： | 1M X 16 Bit X 4 Banks Low Power Synchronous DRAM |
| 中文描述： | 100萬× 16位× 4個(gè)銀行的低功耗同步DRAM |
| 文件頁數(shù)： | 19/44頁 |
| 文件大?。?/td> | 1122K |
| 代理商： | A43P26161G-75 |
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8. Burst Stop & Interrupted by Precharge
A43P26161
PRELIMINARY
(July, 2005, Version 1.1)
18
AMIC Technology, Corp.
WR
D0
D1
D2
D3
CLK
CMD
DQM
DQ
1) Normal Write (BL=4)
PRE
t
RDL
Note 1
WR
D0
D1
D2
D3
CLK
CMD
DQM
DQ
2) Write Burst Stop (BL=8)
STOP
t
BDL
Note 2
D4
D5
RD
Q0
Q1
CLK
CMD
DQ(CL2)
1) Read Interrupted by Precharge (BL=4)
PRE
Note 3
DQ(CL3)
Q0
Q1
1
2
RD
Q0
Q1
CLK
CMD
DQ(CL2)
4) Read Burst Stop (BL=4)
STOP
DQ(CL3)
Q0
Q1
1
2
9. MRS
Note : 1. t
RDL
: 1CLK
2. t
BDL
: 1CLK; Last data in to burst stop delay.
Read or write burst stop command is valid at every burst length.
3. Number of valid output data after row precharge or burst stop: 1,2 for CAS latency = 2, 3 respectively.
4. PRE: All banks precharge if necessary.
MRS can be issued only when all banks are in precharged state.
PRE
MRS
Note 1
CLK
CMD
Mode Register Set
2CLK
ACT
t
RP
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| A43P26161V-95F | 1M X 16 Bit X 4 Banks Low Power Synchronous DRAM |
| A43P26161V-95U | 1M X 16 Bit X 4 Banks Low Power Synchronous DRAM |
| A43P26161G-75F | OSC 3.3V SMT 7X5 CMOS |
| A43P26161G-75U | 1M X 16 Bit X 4 Banks Low Power Synchronous DRAM |
| A43P26161G-75UF | 1M X 16 Bit X 4 Banks Low Power Synchronous DRAM |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| A43P26161G-75F | 制造商:AMICC 制造商全稱:AMIC Technology 功能描述:1M X 16 Bit X 4 Banks Low Power Synchronous DRAM |
| A43P26161G-75U | 制造商:AMICC 制造商全稱:AMIC Technology 功能描述:1M X 16 Bit X 4 Banks Low Power Synchronous DRAM |
| A43P26161G-75UF | 制造商:AMICC 制造商全稱:AMIC Technology 功能描述:1M X 16 Bit X 4 Banks Low Power Synchronous DRAM |
| A43P26161G-95 | 制造商:AMICC 制造商全稱:AMIC Technology 功能描述:1M X 16 Bit X 4 Banks Low Power Synchronous DRAM |
| A43P26161G-95F | 制造商:AMICC 制造商全稱:AMIC Technology 功能描述:1M X 16 Bit X 4 Banks Low Power Synchronous DRAM |
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