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參數(shù)資料
| 型號： | 9S12DT256DGV3 |
| 廠商： | Motorola, Inc. |
| 英文描述： | MC9S12DT256 Device User Guide V03.03 |
| 中文描述： | MC9S12DT256設(shè)備的用戶手冊V03.03 |
| 文件頁數(shù)： | 56/130頁 |
| 文件大?。?/td> | 2077K |
| 代理商： | 9S12DT256DGV3 |
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MC9S12DT256 Device User Guide — V03.03
54
Pin Name
Funct. 1
Pin Name
Funct. 2
Pin Name
Funct. 3
Pin Name
Funct. 4
Pin Name
Funct. 5
Power
Supply
Internal Pull
Resistor
Description
CTRL
Reset
State
NA
NA
EXTAL
XTAL
—
—
—
—
—
—
—
—
VDDPLL
VDDPLL
NA
NA
Oscillator Pins
RESET
—
—
—
—
VDDR
None
NA
None
NA
External Reset
Test Input
TEST
—
—
—
—
N.A.
VREGEN
—
—
—
—
VDDX
NA
NA
Voltage Regulator Enable Input
XFC
—
—
—
—
VDDPLL
NA
NA
PLL Loop Filter
Background Debug, Tag High, Mode
Input
Port AD Input, Analog Input AN7
of ATD1, External Trigger Input of
ATD1
Port AD Inputs, Analog Inputs
AN[6:0] of ATD1
Port AD Input, Analog Input AN7 of
ATD0, External Trigger Input of ATD0
Port AD Inputs, Analog Inputs
AN[6:0] of ATD0
BKGD
TAGHI
MODC
—
—
VDDR
Always
Up
Up
PAD[15]
AN1[7]
ETRIG1
—
—
VDDA
None
None
PAD[14:8]
AN1[6:0]
—
—
—
VDDA
None
None
PAD[7]
AN0[7]
ETRIG0
—
—
VDDA
None
None
PAD[6:0]
AN0[6:0]
—
—
—
VDDA
None
None
PA[7:0]
ADDR[15:8]/
DATA[15:8]
ADDR[7:0]/
DATA[7:0]
—
—
—
VDDR
PUCR
Disabled
Port A I/O, Multiplexed Address/Data
PB[7:0]
—
—
—
VDDR
PUCR
Disabled
Port B I/O, Multiplexed Address/Data
PE7
NOACC
XCLKS
—
—
VDDR
PUCR
While RESET
pin is low:
Down
While RESET
pin is low:
Down
Up
Port E I/O, Access, Clock Select
PE6
IPIPE1
MODB
—
—
VDDR
Port E I/O, Pipe Status, Mode Input
PE5
IPIPE0
MODA
—
—
VDDR
Port E I/O, Pipe Status, Mode Input
PE4
ECLK
—
—
—
VDDR
PUCR
Up
Port E I/O, Bus Clock Output
PE3
LSTRB
TAGLO
—
—
VDDR
PUCR
Up
Port E I/O, Byte Strobe, Tag Low
PE2
R/W
—
—
—
VDDR
PUCR
Up
Port E I/O, R/W in expanded modes
PE1
IRQ
—
—
—
VDDR
PUCR
Up
Port E Input, Maskable Interrupt
PE0
XIRQ
—
—
—
VDDR
PUCR
Up
Port E Input, Non Maskable Interrupt
PH7
KWH7
SS2
—
—
VDDR
PERH/
PPSH
PERH/
PPSH
PERH/
PPSH
Disabled
Port H I/O, Interrupt, SS of SPI2
PH6
KWH6
SCK2
—
—
VDDR
Disabled
Port H I/O, Interrupt, SCK of SPI2
PH5
KWH5
MOSI2
—
—
VDDR
Disabled
Port H I/O, Interrupt, MOSI of SPI2
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| 9S12E128DGV1 | MC9S12E-Family Device User Guide V01.04 |
| 9S12H128 | 16-bit Microcontroller |
| 9S12H256 | 16-bit Microcontroller |
| 9S12HN64 | 16-bit Microcontroller |
| 9S12HZ128 | 16-bit Microcontroller |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| 9S12E128DGV1 | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:MC9S12E-Family Device User Guide V01.04 |
| 9S12H128 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:16-bit Microcontroller |
| 9S12H256 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:16-bit Microcontroller |
| 9S12H256BDGV1 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:9S12H256B Device Guide |
| 9S12HN64 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:16-bit Microcontroller |
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