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參數(shù)資料
| 型號(hào)： | 74HCT7030 |
| 廠商： | NXP Semiconductors N.V. |
| 英文描述： | 9-bit x 64-word FIFO register;3-state(64字 x9-位 先進(jìn)先出寄存器；（三態(tài)）) |
| 中文描述： | 9位x 64字FIFO寄存器，3態(tài)（64字X9熱賣(mài)，位先進(jìn)先出寄存器（三態(tài)）） |
| 文件頁(yè)數(shù)： | 14/22頁(yè) |
| 文件大小： | 172K |
| 代理商： | 74HCT7030 |
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December 1990
14
Philips Semiconductors
Product specification
9-bit x 64-word FIFO register; 3-state
74HC/HCT7030
With FIFO empty; SO is held HIGH in anticipation
Fig.10 Waveforms showing ripple through delay SI input to DOR output,
DOR output pulse width and propagation delay from the DOR
pulse to the Q
n
output.
(1) HC : V
M
= 50%; V
I
= GND to V
.
HCT: V
M
= 1.3 V; V
I
= GND to 3 V.
Notes to
Fig.10
1.
FIFO is initially empty, SO is held
HIGH.
SI pulse; loads data into FIFO
and initiates ripple through
process.
DOR flag signals the arrival of
valid data at the output stage.
Output transition; data arrives at
output stage after the specified
propagation delay between the
rising edge of the DOR pulse to
the Q
n
output.
DOR goes LOW; FIFO is empty
again.
SO set LOW; necessary to
complete shift-out process. DOR
remains LOW, because FIFO is
empty.
2.
3.
4.
5.
6.
Shift-in operation; high-speed burst mode
Fig.11 Waveforms showing SI minimum pulse width and SI maximum pulse frequency, in high-speed shift-in
burst mode.
In the high-speed mode, the burst-in rate is determined by the minimum shift-in HIGH and shift-in LOW
specifications. The DIR status flag is a don’t care condition, and a shift-in pulse can be applied regardless of
the flag. A SI pulse which would overflow the storage capacity of the FIFO is ignored.
(1) HC : V
M
= 50%; V
I
= GND to V
.
HCT: V
M
= 1.3 V; V
I
= GND to 3 V.
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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