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參數(shù)資料
| 型號(hào)： | 5P49EE602NLGI |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 21/26頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CLOCK GENERATOR 24QFN |
| 標(biāo)準(zhǔn)包裝： | 75 |
| 系列： | VersaClock™ |
| 類型： | 時(shí)鐘發(fā)生器 |
| PLL： | 帶旁路 |
| 輸入： | LVTTL，晶體 |
| 輸出： | LVCMOS，LVTTL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 2:5 |
| 差分 - 輸入:輸出： | 無/是 |
| 頻率 - 最大： | 120MHz |
| 除法器/乘法器： | 是/無 |
| 電源電壓： | 1.71 V ~ 1.89 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 24-VFQFN 裸露焊盤 |
| 供應(yīng)商設(shè)備封裝： | 24-QFN（4x4） |
| 包裝： | 管件 |
| 其它名稱： | 800-2525 |
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IDT5P49EE602
VERSACLOCK LOW POWER CLOCK GENERATOR
EEPROM CLOCK GENERATOR
IDT VERSACLOCK LOW POWER CLOCK GENERATOR
4
IDT5P49EE602
REV L 072512
Note *: SEL pins should be controlled by 1.8V LVTTL logic; 3.3V tolerant.
Note 1: Outputs are user programmable to drive single-ended 1.8V/2.5V/3.3V LVTTL as indicated above.
Note 2: Default configuration CLK3=Buffered Reference output. All other outputs are off.
Note 3: Do not power up with SEL[1:0] = 00 (in Power down/Sleep mode).
Ideal Power Up Sequence
Ideal Power Down Sequence
GND
13
Power
Connect to Ground.
VDD
14
Power
Device power supply. Connect to 1.8V.
OUT0
15
O
Adjustable
Configurable clock output 0. Single-ended output voltage levels
are register controlled by either VDDO1, VDDO2 or VDDO3.
VDDO3
16
Power
Device power supply. Connect to 1.8 to 3.3V. Using register
settings, select output voltage levels for OUT0/3/6/7/8/9.
VDDO3 must be equal or less than VDDO1.
SCLK
17
I
LVTTL
I2C clock. Logic levels set by VDDO1. 5V tolerant.
OUT4B
18
O
Adjustable
Configurable clock output 4B. Output voltage levels are
controlled by VDDO1.
OUT4A
19
O
Adjustable
Configurable clock output 4A. Output voltage levels are
controlled by VDDO1.
SDA
20
I/O
Open Drain
Bidirectional I2C data. Logic levels set by VDDO1. 5V tolerant.
VDD
21
Power
Device power supply. Connect to 1.8V.
GND
22
Power
Connect to Ground.
XIN/ REF
23
I
LVTTL
MHz CRYSTAL_IN -- Reference crystal input or external
reference clock input. Maximum clock input voltage is 1.8V.
XOUT
24
O
LVTTL
MHz CRYSTAL_OUT -- Reference crystal feedback. Float pin if
using reference input clock.
V
t
VDD, VDDx
VDDO1
VDDO2, VDDO3
1) VDD and VDDx must come up first, followed by VDDO
2) VDDO1 must come up within 1ms after VDD and VDDX come up
3) VDDO2/3 must be equal to, or lower than, VDDO1
4) VDD and VDDx have approx. the same ramp rate
5) VDDO1 and VDDO2/3 have approx. same ramp rate
1 ms
V
t
VDD, VDDx
VDDO1
1) VDDO must drop first, followed by VDD and VDDx
2) VDD and VDDx must come down within 1ms after VDDO1 comes down
3) VDDO2/3 must be equal to, or lower than, VDDO1
4) VDD and VDDx have approx. the same ramp rate
5) VDDO1 and VDDO2/3 have approx. same ramp rate
VDDO2, VDDO3
1 ms
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參數(shù)描述 |
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