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參數(shù)資料
| 型號： | 5962R0722402VYC |
| 廠商： | ATMEL CORP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | SPECIALTY MICROPROCESSOR CIRCUIT, PQFP256 |
| 封裝： | QFP-256 |
| 文件頁數(shù)： | 127/155頁 |
| 文件大?。?/td> | 4139K |
| 代理商： | 5962R0722402VYC |
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AT697F PRELIMINARY INFORMATION
73
7703D–AERO–12/09
PR
ELI
MINA
R
Y
IN
FOR
M
AT
IO
N
Execution Mode
Reset Mode
When the RESET input is asserted for a minimum of one clock cycle, the processor enters reset
mode. Under this mode, the CPU and all the peripherals are halted. Only the following registers
are affected by the reset. All other registers maintain their value or are undefined.
Table 26.
Register
Description
Reset Value
PC
program counter
0x0000 0000
nPC
new program counter
0x0000 0004
PSR
processor status register
et = 0
s = 1
CCR
cache control register
0x0000 0000
MCFG1 PRWDH
PROM bus width
PIO[1:0]
MCFG3 PE
PROM EDAC enable
PIO[2]
Reset Operation
When RESET is deasserted, execution restarts from address 0.
Debug Mode
Debug mode can be entered when the DSU is enabled through the external DSUEN pin. This
allows read/write access to all processor registers and caches memories. In debug mode, the
processor pipeline is held and the processor is controlled by the DSU.
Power-down/Idle
Mode
AT697 can be idled by writing any value to the power-down register. During power-down mode,
only the integer unit is halted. All other functions and peripherals operate as nominal.
When a single write to the idle register is performed, idle mode is entered on the next load
instruction. Idle mode is terminated when an unmasked interrupt with higher level than the cur-
rent processor interrupt level is pending. Then, the integer unit is re-enabled.
Here is a simple example allowing Idle mode entry :
! write any value to Idle register
st %g2,[%g1 + 0x18]
! enter Idle mode
ld [%o1 + 0x08],%g3
相關(guān)PDF資料 |
PDF描述 |
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