參數(shù)資料
型號： μPD78P064Y
廠商： NEC Corp.
元件分類： 8位微控制器
英文描述： 8 Bit Single Chip Microcontrollers
中文描述： 8位單片機微控制器
文件頁數(shù)： 329/523頁
文件大?。?/td> 2983K
代理商： ΜPD78P064Y
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295
CHAPTER 16 SERIAL INTERFACE CHANNEL 0 (
m
PD78064Y Subseries)
(6) Interrupt request signal generator
This circuit controls interrupt request signal generation. It generates interrupt request signals according to
the settings of interrupt timing specification register (SINT) bits 0 and 1 (WAT0, WAT1) and serial operation
mode register 0 (CSIM0) bit 5 (WUP), as shown in Table 16-3.
(7) Acknowledge output circuit and stop condition/start condition/acknowledge detector
These two circuits output and detect various control signals in the I
2
C mode.
These do not operate in the 3-wire serial I/O mode and 2-wire serial I/O mode.
Table 16-3. Serial Interface Channel 0 Interrupt Request Signal Generation
Serial Transfer mode
3-wire or 2-wire serial I/O mode
BSYE
0
WUP WAT1 WAT0 ACKE
0
0
Description
An interrupt request signal s generated each time
8 serial clocks are counted.
Setting prohibited
An interrupt request signal s generated each time
8 serial clocks are counted (8-clock wait).
Normally, during transmission the settings WAT21,
WAT0=1, 0, are not used. They are used only
when wanting to coordinate receive time and
processing systematically using software. ACK
information is generated by the receiving side,
thus ACKE should be set to 0 (disable).
An interrupt request signal s generated each time
9 serial clocks are counted (9-clock wait).
ACK information is generated by the receiving
side, thus ACKE should be set to 0 (disable).
Setting prohibited
An interrupt request signal s generated each time
8 serial clocks are counted (8-clock wait).
ACK information is output by manipulating ACKT
by software after an interrupt is generated.
An interrupt request signal s generated each time
9 serial clocks are counted (9-clock wait).
To automatically generate ACK nformation, preset
ACKE to 1 before transfer start. However, in the
case of the master, set ACKE to 0 (disable) before
receiving the last data.
After address s received, f the values of the serial
I/O shift register 0 (SI00) and the slave address
register (SVA) match, an interrupt request signal
is generated.
To automatically generate ACK nformation, preset
ACKE to 1 (enable) before transfer start.
Setting prohibited
0
0
Other than above
0
0
I
2
C bus mode (transmit)
1
0
0
1
1
0
Other than above
1
0
I
2
C bus mode (receive)
1
0
0
1
1
0/1
1
1
1
1
1
Other than above
Remark
BSYE: Bit 7 of serial bus interface control register (SBIC)
ACKE: Bit 5 of serial bus interface control register (SBIC)
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PDF描述
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