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參數(shù)資料
| 型號： | μPD78F0022Y |
| 廠商： | NEC Corp. |
| 元件分類： | 8位微控制器 |
| 英文描述： | 8 Bit Single Chip Microcontrollers |
| 中文描述： | 8位單片機(jī)微控制器 |
| 文件頁數(shù)： | 299/443頁 |
| 文件大小： | 2347K |
| 代理商： | ΜPD78F0022Y |
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299
CHAPTER 18 SERIAL INTERFACE (IIC0) (
μ
PD780024Y, 780034Y SUBSERIES ONLY)
Figure 18-3. IIC Control Register (IICC0) Format (2/3)
WTIM0
Control of wait and interrupt request generation
0
Interrupt request is generated at the eighth clock’s falling edge.
Master mode : After output of eight clocks, clock output is set to low level and wait is set.
Slave mode : After input of eight clocks, the clock is set to low level and wait is set for master device.
1
Interrupt request is generated at the ninth clock’s falling edge.
Master mode : After output of nine clocks, clock output is set to low level and wait is set.
Slave mode : After input of nine clocks, the clock is set to low level and wait is set for master device
.
This bit’s setting is invalid during an address transfer and is valid after the transfer is completed. When in master
mode, a wait is inserted at the falling edge of the ninth clock during address transfers. For a slave device that
has received a local address, a wait is inserted at the falling edge of the ninth clock after an ACK signal is issued.
When the slave device has received an extension code, a wait is inserted at the falling edge of the eighth clock.
Condition for clearing (WTIM0 = 0)
Note
Condition for setting (WTIM0 = 1)
Cleared by instruction
When RESET is input
Set by instruction
ACKE0
Acknowledge control
0
Disable acknowledge.
1
Enable acknowledge. During the ninth clock period, the SDA0 line is set to low level. However, the
ACK is invalid during address transfers and is valid when EXC0 = 1.
Condition for clearing (ACKE0 = 0)
Note
Condition for setting (ACKE0 = 1)
Cleared by instruction
When RESET is input
Set by instruction
STT0
Start condition trigger
0
Does not generate a start condition.
1
When bus is released (during STOP mode):
Generates a start condition (for starting as master). The SDA0 line is changed from high level to
low level and then the start condition is generated. Next, after the rated amount of time has
elapsed, SCL0 is changed to low level.
When bus is not used:
This trigger functions as a start condition reserve flag. When set, it releases the bus and then
automatically generates a start condition.
Wait status (during master mode):
Generates a restart condition after wait is released.
Cautions concerning set timing
For master reception
: Cannot be set during transfer. Can be set only at the waiting period when ACKE0
has been set to 0 and slave has been notified of final reception.
For master transmission : A start condition may not be generated normally during the ACK period.
Therefore, set it during the waiting period.
Cannot be set at the same time as SPT0
Condition for clearing (STT0 = 0)
Note
Condition for setting (STT0 = 1)
Cleared by instruction
Cleared by loss in arbitration
Set by instruction
Cleared after start condition is generated by master
device
When LREL0 = 1
When RESET is input
Note
This flag’s signal is invalid when IICE0 = 0.
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