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參數(shù)資料
| 型號(hào)： | μPD703003A |
| 廠商： | NEC Corp. |
| 英文描述： | 16/32 Bit Single Chip Microcontrollers(16/32位單片微控制器) |
| 中文描述： | 16/32位單片機(jī)微控制器（16/32位單片微控制器） |
| 文件頁數(shù)： | 126/323頁 |
| 文件大?。?/td> | 1277K |
| 代理商： | ΜPD703003A |
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106
CHAPTER 6 CLOCK GENERATOR FUNCTION
6.3 Selecting Input Clock
The clock generator consists of a clock oscillator and a PLL synthesizer. It can generate, for example, a 32.768
(Max. 33)-MHz system clock at multiplication by 5 when a 6.5536-MHz crystal resonator or ceramic resonator is
connected across the X1 and X2 pins.
An external clock can be directly connected to the oscillator circuit. In this case, input the clock signal to the X1
pin, and leave the X2 pin open.
Clock generators of the μPD703003A, 70F3003A and 703005A have two modes as the basic operation mode: PLL
mode and direct mode.
Operation mode is selected with the CV
DD
/CKSEL pin.
CV
DD
/CKSEL
Operation mode
V
DD
PLL mode
Low level
Direct mode
Caution Fix the input level when using CV
DD
/CKSEL pin (This pin becomes the power source for PLL
synthesizer in PLL mode). Switching during operation may cause erroneous operation.
Clock generators of the μPD703003 and 70F3003 always operate in PLL mode.
6.3.1 Direct mode
An external clock whose frequency is two times of the system clock is input in the direct mode. Since OSC and
PLL synthesizer do not operate, more power saving is possible. This mode is mainly used for the applications to be
operated in lower frequency. To minimize the adverse affect by noises, operation under the external clock frequency
(f
XX
) lower than 32 MHz (system clock frequency
f
= 16 MHz) is recommended.
6.3.2 PLL mode
In the PLL mode, an external clock is input by connecting an external oscillator, which is multiplied by the PLL
synthesizer to generate system clock (
f
).
The multiplied PLL output is frequency-divided to the frequency division ratio specified by the clock control register
(CKC) to generate system clocks that are 5 times, 1 time, and 1/2 times higher than the external oscillator or external
clock frequency (f
XX
).
When a system clock (5 x fxx) that is 5 times higher than fxx is generated, because a frequency of up to 33 MHz
can be generated based on an external oscillator of 3 to 6 MHz and external clock, a low-noise, power saving system
can be designed.
If the external oscillator or external clock source fails, the clock generator continues to provide the internal system
clock
f
based on the free-running frequency of the VCO. In this mode, the internal system clock
f
becomes as follows.
μPD703003, 70F3003: 5 MHz (target value)
μPD703003A, 70F3003A, 703005A: 1 MHz (target value)
Do not perform operation in order that the internal system clock may become the free-running frequency described
above.
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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