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參數(shù)資料
| 型號(hào)： | XPC860xxx |
| 廠商： | Motorola, Inc. |
| 英文描述： | Power Entry Modules RoHS Compliant: Yes |
| 中文描述： | 家庭硬件規(guī)格 |
| 文件頁(yè)數(shù)： | 65/76頁(yè) |
| 文件大小： | 857K |
| 代理商： | XPC860XXX |
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MOTOROLA
MPC860 Family Hardware Specifications
65
UTOPIA AC Electrical Specifications
Figure 11-67 shows the I
2
C bus timing.
Figure 11-67. I
2
C Bus Timing Diagram
Part XII UTOPIA AC Electrical Specifications
Table 12-26 shows the AC electrical specifications for the UTOPIA interface.
Figure 12-68 shows signal timings during UTOPIA receive operations.
1
SCL frequency is given by SCL = BRGCLK_frequency / ((BRG register + 3)
×
pre_scaler
×
2).
The ratio SYNCCLK/(BRGCLK / pre_scaler) must be greater or equal to 4/1.
Table 12-26. UTOPIA AC Electrical Specifications
Num
Signal Characteristic
Direction
Min
Max
Unit
U1
UtpClk rise/fall time (Internal clock option)
Output
—
3.5
ns
Duty cycle
50
50
%
Frequency
—
50
MHz
U1a
UtpClk rise/fall time (external clock option)
Input
—
3.5
ns
Duty cycle
40
60
%
Frequency
—
50
MHz
U2
RxEnb and TxEnb active delay
Output
2
16
ns
U3
UTPB, SOC, Rxclav and Txclav setup time
Input
8
—
ns
U4
UTPB, SOC, Rxclav and Txclav hold time
Input
1
—
ns
U5
UTPB, SOC active delay (and PHREQ and PHSEL active delay
in MPHY mode)
Output
2
16
ns
SCL
202
205
203
207
204
208
206
209
211
210
SDA
相關(guān)PDF資料 |
PDF描述 |
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